Eugen G. Leuze Verlag KG
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Veröffentlichungs-NummerDE102015106733A1
Anmeldedatum30/04/2015 00:00:00
Veröffentlichungs-Datum23/06/2016 00:00:00
IPC-HauptklasseH01L 21/50
ErfinderLin, Jing-Cheng, Hsinchu, TW; Lin, Shih Ting, Hsinchu, TW; Lu, Szu-Wei, Hsinchu, TW
Anmelder/InhaberTaiwan Semiconductor Manufacturing Company, Ltd., Hsin-Chu, TW
  
Offenlegungsschrifthttps://depatisnet.dpma.de/DepatisNet/depatisnet?window=1&space=main&content=treffer&action=pdf&docid=DE102015106733A1
  
Vollständige Beschreibunghttps://depatisnet.dpma.de/DepatisNet/depatisnet?window=1&space=main&content=treffer&action=textpdf&docid=DE102015106733A1
  
AbstractEine Halbleiterstruktur und ein Herstellungsverfahren werden bereitgestellt. Geräte wie IC-Chiplagen werden auf einem Substrat wie einer weiteren Chiplage, einem Packagingsubstrat, Interposer oder dergleichen angebracht und Aussparungen im Substrat entlang der Ritzlinien gebildet. Eine oder mehrere Formstoffschichten werden in den Aussparungen und zwischen angrenzenden Chiplagen gebildet. Ein Rückseitenausdünnprozess kann ausgeführt werden, um den Formstoff in den Aussparungen freizulegen. Ein Vereinzelungsprozess wird in der Formstoffschicht in den Aussparungen ausgeführt. Bei einer Ausführungsform wird eine erste Formstoffschicht in der Aussparung gebildet und ein zweiter Formstoff wird über der ersten Formstoffschicht und zwischen angrenzenden Chiplagen gebildet. Die Bauelemente können auf dem Substrat vor oder nach dem Bilden der Aussparungen angeordnet werden.

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