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Facebook| Veröffentlichungs-Nummer | DE102015103264A1 |
| Anmeldedatum | 06/03/2015 00:00:00 |
| Veröffentlichungs-Datum | 30/06/2016 00:00:00 |
| IPC-Hauptklasse | H01L 21/336 |
| Erfinder | Chang, Chai-Wei, Hsin-Chu, TW; Fang, Wen-Han, Hsin-Chu, TW; Wu, Po-Chi, Hsin-Chu, TW |
| Anmelder/Inhaber | Taiwan Semiconductor Manufacturing Co., Ltd., Hsin-Chu, TW |
| Offenlegungsschrift | https://depatisnet.dpma.de/DepatisNet/depatisnet?window=1&space=main&content=treffer&action=pdf&docid=DE102015103264A1 |
| Vollständige Beschreibung | https://depatisnet.dpma.de/DepatisNet/depatisnet?window=1&space=main&content=treffer&action=textpdf&docid=DE102015103264A1 |
| Abstract | Ein Verfahren zum Ausbilden einer Halbleiterbauelementstruktur ist bereitgestellt. Das Verfahren umfasst ein Ausbilden einer dielektrischen Schicht über einem Substrat. Das Substrat weist eine Finnenstruktur auf, und die dielektrische Schicht weist einen Graben auf, der einen Abschnitt der Finnenstruktur freilegt. Das Verfahren umfasst ein Ausbilden einer Gatematerialschicht in dem Graben. Das Verfahren umfasst ein Ausbilden einer Planarisierungsschicht über der Gatematerialschicht. Die Planarisierungsschicht umfasst ein erstes Material, das von einem zweiten Material der Gatematerialschicht und einem dritten Material der dielektrischen Schicht verschieden ist. Das Verfahren umfasst ein Durchführen eines Ätzprozesses, um die Planarisierungsschicht und einen ersten oberen Abschnitt der Gatematerialschicht zu entfernen, so dass ein Gate in dem Graben ausgebildet wird. |
