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Offengelegte Patentanmeldungen Elektronikfertigung

Veröffentlichungs-NummerDE102019116739A1
Anmeldedatum20/06/2019 00:00:00
Veröffentlichungs-Datum16/01/2020 00:00:00
IPC-HauptklasseH01L 29/78
ErfinderCheng, Kuan-Lun, Hsinchu, TW; Hsu, Chi-Hsing, Hsinchu, TW; Huang, Jiun-Jia, Hsinchu, TW; Ohtou, Tetsu, Hsinchu, TW; Tsai, Ching-Wei, Hsinchu, TW
Anmelder/InhaberTaiwan Semiconductor Manufacturing Co., Ltd., Hsinchu, TW
Offenlegungsschrifthttps://depatisnet.dpma.de/DepatisNet/depatisnet?window=1&space=main&content=treffer&action=pdf&docid=DE102019116739A1
Vollständige Beschreibunghttps://depatisnet.dpma.de/DepatisNet/depatisnet?window=1&space=main&content=treffer&action=textpdf&docid=DE102019116739A1
Abstract Die vorliegende Offenbarung beschreibt ein Verfahren zum Bilden von Gate-all-around-Nanosheet-FET mit einstellbarer Leistung. Das Verfahren umfasst das Anordnen einer ersten und einer zweiten vertikalen Struktur von unterschiedlicher Breite auf einem Substrat, wobei die erste und die zweite vertikale Struktur einen oberen Teil mit einem mehrschichtigen Nanosheet-Stapel mit abwechselnden ersten und zweiten Nanosheet-Schichten aufweisen. Das Verfahren umfasst auch Folgendes: Anordnen einer Gate-Opferstruktur auf dem oberen Teil der ersten und der zweiten vertikalen Struktur, derartiges Abscheiden einer Isolationsschicht auf der ersten und der zweiten vertikalen Struktur, dass die Isolationsschicht eine Seitenwand der Gate-Opferstruktur umgibt, Ätzen der Gate-Opferstruktur zum Freilegen jedes mehrschichtigen Nanosheet-Stapels der ersten und der zweiten vertikalen Struktur, Entfernen der zweiten Nanosheet-Schichten von jedem freigelegten mehrschichtigen Nanosheet-Stapel zum Bilden ...

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