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Dienstag, 23 März 2021 10:59

Konstruktionsstrategien für starre Multilayer

von Arnold Wiemers
Geschätzte Lesezeit: 6 - 11 Minuten

Immer höhere Verdrahtungsdichte auf der Leiterplattenfläche wird zur Herausforderung für CAD-Design und PCB-Produktion. Komplexere Kontaktierungsstrategie, reduzierte Via-, Pad- und Leiterbahnflächen und komplexere Konstruktion des Multilayers sind Lösungsansätze.

Die Evolution elektromechanischer Baugruppen ist offensichtlich: Die Dichte der Anschlüsse auf den Komponenten nimmt zu. Am deutlichsten wird das bei der Betrachtung der Pinabstände (~ Pitch) von BGAs. Noch liegt der übliche Wert bei 800 µm, die Tendenz geht jedoch in Richtung 650 µm. Mit BGAs mit einem Pitch von 500 µm ist die Evolution der Bauteile noch nicht beendet. Das Limit sind BGAs mit einem Pitch von 400 µm, die bereits in hunderttausenden Handys eingesetzt sind.

Auch die Platzierungsdichte von Komponenten auf der Fläche einer Leiterplatte nimmt zu. Doppelseitige Bestückung ist üblich und wenn der verfügbare Platz auf zwei Seiten nicht mehr ausreicht, wird Bestückung auf dritter oder vierter Ebene in Betracht gezogen: Das Prinzip ‚Embedded Components' lässt die Testphase hinter sich und wird bald eine anspruchsvolle, aber gängige Option sein.

Blick nach vorne

Das Routing der sich ergebenden extrem hohen Verdrahtungsdichte auf der Leiterplattenfläche wird zu einer massiven Herausforderung für das CAD-Design werden und erst recht für die Produktion der erforderlichen Leiterplatte. Die Lösung kann nur in einer komplexeren Kontaktierungsstrategie, in reduzierten Via-, Pad- und Leiterbahnflächen und in einer komplexeren Konstruktion des Multilayers liegen.

Die aktuellen Limits in den bestehenden Regelwerken beginnen zu schwanken. Minimale Leiterbahnbreiten und -abstände von 100 µm, minimale Bohrdurchmesser von 100 µm und die üblichen 25 µm Kupferdicke in den Viahülsen können die anstehenden Aufgaben nicht mehr erfüllen. Damit rückt die Leiterplattentechnologie in den Fokus.

Die Verdrahtungsdichte führt zu der längst unumgänglichen Situation, dass elektrische Signale über mehrere Lagen geroutet werden müssen. Das ist nur möglich,

  • wenn dazu eine dynamische und flexible Kontaktierungsstrategie umgesetzt werden kann
  • wenn die bisherigen geometrischen Limits unterschritten werden
  • wenn die Lagenanzahl pro Multilayer steigt und
  • wenn die zunehmend zu berücksichtigenden physikalischen Vorgaben dennoch eingehalten werden.

Die logistischen und wirtschaftlichen Rahmenbedingungen können nicht bestehen bleiben. Die Investitionen der Leiterplattenhersteller in die Anlagentechnologie für die Fertigung von Leiterplatten müssen zunehmen. Eine weitere Schlüsselposition nehmen die MitarbeiterInnen ein, ohne deren Kompetenz die besten Anlagen nutzlos sind. Leiterplatten werden teurer. Doch das muss so sein und ist gut so, denn ohne regelmäßige Investitionen wird die kommende Produktvielfalt die europäische Position im internationalen Wettbewerb deutlich weiter schwächen.

Partnerschaftliches Miteinander in den drei Disziplinen CAD-Design, Leiterplattentechnologie und Baugruppenproduktion muss intensiver werden. Zunehmend gehört als vierte Disziplin der Test dazu, denn die strategischen Entscheidungen in den Bereichen IoT, Smart Home, Cloud Computing, IT-Sicherheit, Industrie 4.0, G5 und Big Data fordern Zuverlässigkeit auf hohem Level.

Multilayerbaupläne

Für die Kommunikation zwischen Kunde und Lieferant ist die detaillierte bildliche Dokumentation des Lagenaufbaus verbindlich. Rudimentäre Schwarz-Weiß-Grafiken und vereinfachte Excel-Grafiken sind unbrauchbar und gehören der Vergangenheit an.

Heute müssen mindestens das Basismaterial, die Verteilung von Prepregs, Laminaten und Kupferdicken, die Kontaktierungsstrategie, die File-Zuordnung und die physikalischen Anforderungen klar definiert und erkennbar sein.

Der Zeitpunkt für die Konstruktion des Multilayer-Bauplans verschiebt sich in Richtung der Erstellung des Schaltplans, da die Informationen vom Anbeginn eines Projektes von Bedeutung sind. Neben der technischen Beschreibung eines individuellen Lagenaufbaus bekommt der Bauplan eine juristische Qualität und ist Teilbestand der Bestellung seitens des Kunden und der Auftragsbestätigung seitens des Leiterplattenherstellers.

Zur Zeit kann man sich für starre Multilayer an drei grundsätzlichen Bauvarianten orientieren, dem klassischen Standard, dem Any Layer und dem Dual Core.

1. Standard

Lagenaufbau StandardLagenaufbau Standard

Die Kontaktierungsoption muss vor Beginn des Routings am CAD-System in den Constraints definiert werden. Damit sind nicht nur die Vorgaben für die physikalische Funktion der Baugruppe sondern auch die Strategie des Layoutens und die Kosten für die Leiterplatte festgelegt. Ändern sich die Anforderungen während des CAD-Designs – insbesondere, wenn die Lagenanzahl erhöht und/oder die Kontaktierungsstrategie geändert wird – muss das Lagenkonzept neu durchdacht werden.

Bei Standardaufbauten ist ein einziges Verkleben/Verpressen der Basismaterialien vorgesehen. Für die Verbindung zwischen den Lagen ist in erster Stufe nur die Durchkontaktierung geplant. In zweiter Stufe wird eine Ergänzung mit gebohrten und/oder gelaserten BlindVias ausgehend vom Top- und/oder Bottomlayer akzeptiert.

Grundsätzlich ist die dreidimensionale Struktur eines Lagenaufbaus in Räume für den Signaltransfer und die Stromversorgung zu unterteilen. Die Anzahl der Signallagen richtet sich nach der Menge der zu verdrahtenden Netzte, des Pinabstandes (~ Pitch) der komplexesten Komponente und der erforderlichen Powerlagen. Typisch und bestimmend sind BGAs.

Die Funktion und der Anwendungsbereich der Baugruppe bestimmen zum Zeitpunkt der Projektierung, welcher Lagenaufbau für die Lösung der Aufgaben vorgesehen werden muß.

Für ein FPGA mit einer komplett belegten Matrix von 25 x 25 Spalten und Reihen sind maximal 5 Signallayer für das Routing erforderlich. Für GND sind 6 Lagen vorgesehen, für VCC insgesamt 5 Lagen. Die GNDs sind so verteilt, dass Impedanzen und Rückströme definiert sind.

Durch die Kombination von 6 GND-VCC-Paaren mit 50 µm- Abständen stehen interne Kapazitäten im Multilayer für eine effektive Stromversorgung zur Verfügung.

Die Kosten für einen Lagenaufbau richten sich nach der Anzahl der Lagen, der Kontaktierungsstrategie und der Leiterplattenklasse, also letztlich der Anzahl der während der Fertigung der Leiterplatte durchzuführenden Fertigungsschritte. Für die Fertigung dieser Leiterplatte werden zirka 48 Arbeitsschritte benötigt. Es gibt nur eine Verpressung. Die Temperaturbelastung für das Basismaterial ist gering. Die Geometrien sind im üblichen Bereich.

Mit guten und gut gewarteten Produktionsanlagen kann dieser Multilayer international bei vielen Leiterplattenherstellern eingekauft werden. Die funktionale Zuverlässigkeit ist langfristig hoch.

Design-Einschränkung bei Freiräumen

Allerdings gibt es eine Einschränkung hinsichtlich der Freiräume für das Routing des CAD-Designs. Vias sind leider unverzichtbar, reduzieren aber die Wege für das Routing der Signalleiterbahnen.Adhärente Delamination bei einem ‚Any Layer‘-AufbauAdhärente Delamination bei einem ‚Any Layer‘-Aufbau

Ein laut CAD vorgegebenes Via mit einem Enddurchmesser von 100 µm wird üblicherweise mit einem Bohrwerkzeugdurchmesser von 200 µm gebohrt. Bei einem AspektRatio (für das Kontaktieren) von 1:8 kann der Multilayer dann maximal 1,60 mm dick sein. Ein Viapad-Durchmesser liegt – zuzüglich Sicherheitsabstand – bei 600 µm, eine Leiterbahnbreite und ein Leiterbahnabstand bei 100 µm.

Bei einem professionellen Routing wird die Signalverbindung zwischen zwei Netzpunkten nur auf zwei Layern geroutet. Das durchgehende Via blockiert dann auf den nicht genutzten Layern den Weg für 3 Leiterbahnen. Nimmt auf Grund der Verdrahtungsdichte die Anzahl der Signallagen zu, dann erhöht sich gleichzeitig die Blockade für zu routende Signalverbindungen. Damit wird es problematisch die Grundregel einzuhalten, Leiterbahnen direkt und auf möglichst kurzem Weg von Netzpunkt zu Netzpunkt zu führen, um die Signallaufzeit niedrig zu halten und um Nebenbedingungen wie EMV und Crosstalk zu optimieren.

2. Any Layer

Ein Lagenaufbau des Typs ‚Any Layer' hat keine durchgehenden Vias. Die Kontaktierungsstrategie ist, BuriedVias mit übereinandergestapelten BlindVias zu koordinieren. Liegt die Länge der BuriedVias über 300 µm, dann wird ein Verfüllen der BuriedVias durch das Harzpotential aus den Prepregs kritisch. Weil der Einschluss von Luft in BuriedVias unzulässig ist, muß ein Plugging durchgeführt werden.Lagenaufbau Any LayerLagenaufbau Any Layer

Die innenliegenden BlindVias dürfen nicht mit Epoxydharz verfüllt werden und auch ein Plugging mit elektrisch nicht leitendem Substrat ist unzulässig. Es bleibt nur das Copper Filling, damit der Signaltransfer über aufeinander aufsetzenden BlindVias sichergestellt ist.

Das Kontaktieren der BlindVias und gegebenenfalls das Copper Filling erhöht die Kupferdicke auf dem Startlayer eines BlindVias. Das klassische Folienkupfer von 17 µm Dicke und die klassische Kupferkontaktierungsdicke von 25 µm ergeben in Summe eine Kupferdicke von 42 µm. Das Ätzen von schmalen Leiterbahnen mit einer Breite von 100 µm wird bei dieser Kupferdicke kritisch. Eine Lösung gibt es nur, wenn die Dicke des Folienkupfers auf 12 µm, wenn nicht sogar auf 9 µm, reduziert wird und/oder, wenn die Dicke der Kupferkontaktierung auf 20 µm, wenn nicht sogar auf 15 µm, reduziert wird.

Die physikalische Anforderung, GND-Planes in direkter Nachbarschaft zu SIG-Planes zu platzieren, damit Rückstromwege und Impedanzreferenzen gewährleistet sind, erhöht die Anzahl der übereinander zu legenden und mit BlindVias zu verbindenden Layer.

Weil BlindVias nur eine geringe Länge haben und weil jedes BlindVia üblicherweise nur zwei Layer miteinander verbindet, verbleiben auf den inneren Lagen die erforderlichen Freiräume für das Routen hochdichter Verbindungen.

Die Priorität dieses Lagenaufbaus ist also, eine Lösung für das CAD-Layout zu finden. Aber es verschieben sich Designregeln und Zuverlässigkeitsaspekte.

Es ist unzulässig, während des Routings BlindVias auf BuriedVias aufzusetzen. Die Analyse der Fehler auf bisher so gerouteten Layouts zeigt, dass oft die Ausdehnungskoeffizienten des Pluggingsubstrats der BuriedVias und des sie umgebenden Basismaterials nicht harmonisieren. Der Kontakt zwischen der Oberfläche eines BuriedVias und der Unterseite eines BlindVias ist bedingt durch die thermischen Belastungen während der Produktion der Leiterplatte und der Baugruppe sowie während des Baugruppenbetriebs nicht zuverlässig stabil. Unterbrechungen des Signalweges führen zu typischen Fehlfunktionen und zum Ausfall der Baugruppe.

Ein vergleichbares, wenn auch etwas schwächeres Risiko gilt für übereinander gestapelte BlindVias. Das durch die Laserablation erzeugte Loch muss auf der Zielebene absolut sauber und frei von Epoyxdniederschlag sein, damit der Kontakt übereinanderliegender Vias durch das Kontaktieren zuverlässig erfolgt.

Das erfordert eine individualisierte Anpassung der Routingconstraints am CAD-System. Das Vermeiden der Plazierung eines BlindVias auf einem BuriedVia gelingt noch nicht an jedem CAD-System per Regelvorgabe und ist dann von der Umsicht der Layouterin/des Layouters abhängig.

Für die Fertigung dieses Multilayers sind zirka 105 Arbeitsschritte nötig. Es gibt drei Verpressungen, die zu einer hohen thermischen Belastung des Basismaterials führen. Weil das AspektRatio (für das Kontaktieren) für BlindVias nur bei zirka 1:1 liegt, kann der Abstand zwischen den benachbart verpreßten Lagen nicht groß sein. Die üblichen differentiellen Impedanzen von 80 Ohm (… DDR3, DDR4) oder 100 Ohm (… FPGA) sind dann nur noch mit Leiterbahnbreiten und Leiterbahnabständen von bis zu maximal 75 µm umsetzbar. Dem Vorteil der Kontaktierungsstrategie steht damit der Nachteil des Ätzergebnisses gegenüber.

Spätestens ab drei Verpressungen wird ein solcher Aufbau risikoreich. Jede Verpressung hat einen Einfluß auf die mechanische Stabilität des Lagenaufbaus und die chemische Konsistenz des Dielektrikums.

Um die thermische Belastbarkeit in den Griff zu bekommen, wurde vor wenigen Jahren seitens UL die Diskussion zu den ‚Solder Limits' eines Basismaterials in Gang gebracht. Damit hat sich berechtigterweise der Blick vom Tg-Wert auf den Td-Wert verschoben.

Aber: Der Lötprozeß mit zirka 275 °C für wenige Sekunden ist nicht die einzige thermische Belastung, die das Basismaterial verkraften muß. Die Verpressung eines Multilayers erfolgt bei zirka 200 bis 220 °C über einen Zeitraum von 90 bis 120 Minuten, also 3x für diesen Lagenaufbau.

Will man die langfristig zuverlässige Funktion einer Baugruppe sicher einschätzen, dann müssen die Presszyklen und die Lötzyklen gemeinsam betrachtet und bewertet werden. Die persönliche Regel des Autors ist, dass für die Produktion der Leiterplatte und die Bestückung der Baugruppe in Summe maximal 5 Temperaturzyklen zulässig sind.

Ein Multilayer das Typs ‚Any Layer' kann bisher national und international nur bei wenigen Leiterplattenherstellern eingekauft werden. Die Produkte sind teuer und die funktionale Zuverlässigkeit ist riskant.

3. Dual Core

Die ‚Any Layer'-Strategie, die Anzahl der Verpressungen zu erhöhen und die Kontaktierung auf BlindVias zu konzentrieren, stößt aus den oben genannten Argumenten bereits an Grenzen. Vielversprechender ist der Aufbau eines Multilayers aus (vorerst) zwei Kernen, dem sogenannten ‚Dual Core'. Diese Konstruktion separater Teilmultilayer, die später zu einem Komplettmultilayer verpreßt werden, ist einfacher und zuverlässiger.Lagenaufbau Dual CoreLagenaufbau Dual Core

Die Kontaktierungsstrategie kann selbst für maximal zwei Verpressungen der Leiterplatte komplex angelegt werden. Die Leiterbahnbreiten für die Einhaltung der üblichen Impedanzwerte liegen bei ≥ 90 µm, was den Ätzprozess als riskanten Fertigungsschritt ausschließt. Die separaten Cores sind mechanisch stabil genug und gestatten die kommende Anforderung der ‚Embedded Components', also die Bestückung der Leiterplatte auf einer dritten oder sogar vierten Ebene.

Priorität dieses Lagenaufbaus ist, eine stabile Lösung für die Baugruppe und die physikalische Funktion zu finden. Der ‚Dual Core'-Aufbau hat definiert zugeordnete Powerplanes und Signallagen. Die GND-Layer leisten einen optimierten Rückstromweg, sorgen für eine hohe Signalintegrität und erlauben die üblichen Impedanzwerte.

Die GND-Planes schaffen in Kombination mit der Kantenmetallisierung im Lagenaufbau Räume mit faradayscher Qualität, die Crosstalk ausschließen können und die ein Optimum für das EMV-Verhalten der Baugruppe bieten.

Die Stromversorgung liegt auf 50 µm-Planes und 50 µm-Prepregs und wirkt als Multipowersystem für eine effektive Versorgung der Bauteile mit Energie. Ergänzende Kondensatorgruppen (nach dem Dirk'schen Prinzip) dämpfen die Resonanzfrequenzen.

Für die Fertigung des ‚Dual Core‘ sind zirka 79 Arbeitsschritte nötig. Es gibt 2 Verpressungen. Die Temperaturbelastung für das Basismaterial ist mittel. Die Geometrien sind im üblichen Bereich. Dieser Multilayer kann international bei etlichen Leiterplattenherstellern eingekauft werden. Die Kosten liegen im mittleren Bereich und die funktionale Zuverlässigkeit ist hoch.

Zusammenfassung

Die technisch-physikalische Funktion eines Multilayers muss zuverlässig gewährleistet sein. Die Dokumentation eines Lagenaufbaus muß im Detail das Basismaterial ausweisen. Der Lagenaufbau muß die Kommunikation zwischen CAD, Leiterplatte und Baugruppe verbindlich sicherstellen. Spätestens vor Beginn des CAD-Designs muss der Lagenaufbau mit dem Leiterplattenhersteller abgestimmt worden sein.

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