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Freitag, 15 Oktober 2021 11:59

Künstliche Intelligenz wird die Elektronik-industrie nachhaltig verändern - Teil 2: Hauptziele von IDEA

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Geschätzte Lesezeit: 6 - 11 Minuten
Künstliche Intelligenz wird die Elektronik-industrie nachhaltig verändern - Teil 2:  Hauptziele von IDEA Bild: adobe Stock - Alex

Weltweit gibt es Hinweise darauf, mit Hilfe von Künstlicher Intelligenz (KI) die Elektronikindustrie partiell oder insgesamt auf ein neues Qualitätsniveau zu heben. Ein markantes Beispiel für den Bereich Entwicklung von Super-ICs, komplexen Halbleitermodulen wie SoCs und PCBs ist das DARPA-Projekt IDEA.

In Teil 1 und 2 dieses Berichtes werden die revolutionären Ziele von IDEA skizziert. Teil 3 befasst sich mit der Vorstellung weiterer europäischer und amerikanischer Projekte, KI im Design und in der Produktion von Leiterplatten zu verankern.

IDEA + POSH + 27 weitere Projekte = ERI

Neben IDEA muss auch das dazugehörige Projekt POSH (posh Open Source Hardware) genannt werden. Dieses will eine Linux-basierte Plattform und ein Ökosystem zum Entwerfen und Verifizieren von Open-Source-IP-Hardwareblöcken für System-on-Chips-ICs der nächsten Generation schaffen. Beide Projekte und noch 27 weitere sind Bestandteil von ERI, der 2017 von der Darpa angedachten Electronic Resurgence Initiative [3]. Wörtlich übersetzt bedeutet das ‚Elektronische Wiederauferstehungsinitiative’. Sie wurde gestartet, um die einheimische Chipindustrie, die seit Jahrzehnten immer mehr nach Asien verlagert wurde, in den USA nicht nur wiederzubeleben, sondern auch generell unter den Zeichen der Zukunft der Mikroelektronik gleichfalls auf ein neues Niveau zu heben. Aber noch etwas anderes scheint das DoD aufgeschreckt zu haben: China steckt riesige Geldsummen in den Auf- und Ausbau seiner Chipindustrie und hat erklärt, dass es Chips herstellen will, die jedem Gerät KI hinzufügen. Das ist eine deutliche weltweite Vorgabe für die Elektronik der Zukunft.

Eigentlich gehören IDEA und POSH zu einem Komplex von fünf Themen, die bei ERI unter dem Titel ‚Mitigating the skyrocketing costs of electronic design’ (Minderung der explodierenden Kosten für elektronisches Design) zusammengefasst sind. Die übrigen drei Themen lauten:

  • Gemeinsame Strategien für heterogene Integration und Wiederverwendung von geistigem Eigentum (IP) (CHIPS)
  • Maschinelles Lernen in Echtzeit (RTML)
  • Intelligente automatische Generierung und Zusammensetzung von Ersatzmodellen (DITTO) (AIE)

Die durch die Corona-Pandemie aufgedeckten Schwachstellen in den Lieferketten der globalen Elektronikindustrie haben den DARPA-Bemühungen von 2017 noch höhere Dringlichkeit verliehen, zumal auch die Zukunft des Mooreschen Gesetzes ungewiss ist und die zukünftig noch viel größeren komplexen IC-Systeme aus technologischen als auch ökonomischen Gründen mittels SoC oder auch Chiplet-Technologie realisiert werden müssen.

In [4] findet sich eine etwas genauer formulierte Begründung für den Start von ERI (und damit von IDEA und POSH), die hier auch ergänzend wiedergegeben werden soll.

Die Projekte innerhalb ERI sollen die Entwicklung komplexer, hochgradig individualisierter SoCs beschleunigen. ERI wird von zwei Trends im Chipdesign motiviert: Erstens sind SoC-Designer aufgrund dessen, dass die Roadmap für Moore’s Law langsamer wird, weniger von CPUs, sondern mehr von einer wachsenden notwendigen Fülle von GPUs, FPGAs, neuronalen Chips und anderen Co-Prozessoren abhängig, was die elektrische als auch physische Komplexität der erforderlichen Schaltungssysteme erhöht. Zweitens sehen die Experten eine größere Anwendungsvielfalt der genannten Halbleiterbausteine, die von Cloud-basierter KI über softwaredefinierte Netzwerke bis hin zum Internet der Dinge reicht. Solche unterschiedlichen Anwendungen erfordern oft sehr unterschiedliche Prozessormischungen, einschließlich neuartiger Chips wie Beschleuniger für neuronale Netze. Auch hier schaut wieder ein notwendiges umfangreiches Baukastensystem unterschiedlichster Schaltungsbausteine hervor, die möglichst effizient zu fertigen Systemen höchster Komplexität in möglichst kurzer Zeit ‚gefügt’ werden müssen.

Weiter heißt es in [4]:

Darpa stellt sich vor, dass sich die Technologiewelt in Richtung einer größeren Vielfalt von SoCs mit unterschiedlichen Mischungen von IP-Blöcken bewegt, einschließlich hochgradig angepasster SoCs für spezifische Anwendungen. Mit den heutigen Halbleiter-Designtools würde ein solches Szenario jedoch in steigenden Kosten und Verzögerungen stecken bleiben. ERI plant, die Dinge zu beschleunigen.

Das EDA-Projekt IDEA als Teil von ERI basiert hauptsächlich auf der Arbeit von David White bei Cadence. Das unmittelbare Ziel besteht darin, einen Layout-Generator zu entwickeln, der es Benutzern selbst mit begrenzter Erfahrung im Elektronikdesign ermöglicht, das physische Design elektronischer Hardware wie eines Einplatinencomputers innerhalb von 24 Stunden abzuschließen. Ein größeres Ziel und auch gleichzeitig grundlegende Voraussetzung für IDEA und damit auch ERI ist, dem automatisierten EDA-System zu ermöglichen, das Know-how der Designer zu erfassen, die es verwenden, um es automatisiert aufzubereiten, so dass es faktisch als systemtragende KI im Hintergrund für die Entwurfsarbeiten zur Verfügung steht.

Ziel: Totale Entwurfsautomatisierung

Am 22. September 2017 fand in Mountin View, Kalifornien, der erste Proposers Day (Tag der Anbieter) zu IDEA und POSH statt [5]. In dem 89 Folien umfassenden Basisdokument der Veranstaltung, welches als geistige Grundlage des Meetings und auch des Projektes selbst anzusehen ist, wird ERI ausführlich begründet. Der statistische Überblick in Abbildung 3 demonstriert das allseitige Interesse an ERI, IDEA und POSH. Als Zeithorizont für die erste Etappe der Realisierung wurde kühn 2018-2023 ins Auge gefasst.

Abb. 3: Breites Interesse an ERI am Proposers Day im September 2017Abb. 3: Breites Interesse an ERI am Proposers Day im September 2017

Grundlage der Diskussion der Teilnehmer war das Ziel von IDEA: Schaffung eines Turnaround-Layout-Generators, der in der Lage ist, innerhalb von 24 Stunden die Designgunterlagen für System-On-Chips, System-in-Packages und Leiterplatten fertigzustellen ohne Beteiligung des Menschen (‚no human in the loop’). Nachfolgend wird eine kleine Folienauswahl aus dem Basisdokument zitiert, die dazu dienen soll, Grundaspekte von IDEA zu vermitteln. In den vielen weiteren Folien geht es um konkretere Einzelheiten zu ERI als auch IDEA und POSH, die das Ziel und die Möglichkeiten dieses Beitrags überschreiten würden.

Abb. 4: IDEA umfasst alle vier Etappen der Entstehung von Elektronik: Chips, Chipmodule, Leiterplatten bzw. fertige Baugruppen, finale Geräte im Gehäuse Abb. 4: IDEA umfasst alle vier Etappen der Entstehung von Elektronik: Chips, Chipmodule, Leiterplatten bzw. fertige Baugruppen, finale Geräte im Gehäuse

Abbildung 4 umreißt den Umfang dessen, was von IDEA erwartet wird. Die Frage lautet: Kann man Handarbeit (manual labor) durch Maschinen ersetzen? Gemäß Abbildung 5 soll IDEA das Layout von elektrischen Schaltungen und Systemen vollständig automatisieren:

  • Absichtsorientierte Systemgenerierung
  • Maschinengeneriertes Chip- und Package-Layout
  • Maschinengeneriertes Board-Layout

 Abb. 5: IDEA soll das Layout von elektrischen Schaltungen und Systemen vollständig automatisieren Abb. 5: IDEA soll das Layout von elektrischen Schaltungen und Systemen vollständig automatisieren

 Abb. 6: Gegenüberstellung heutiger Verfahrensweisen und zukünftiger bei IDEA Abb. 6: Gegenüberstellung heutiger Verfahrensweisen und zukünftiger bei IDEA

Dazu will man das Wissen der System-, Schaltungs-, Chip- und Board-Entwickler mittels Training über Modelle auf den IDEA Unified Layout Generator (standardisierter Layout-Generator) übertragen (Abb. 6). Basis des Systems ist also

  • In Software eingebettetes Wissen
  • 100 % Automatisierung
  • 24 Stunden Bearbeitungszeit-Vorgaben

Bremse für die notwendige gravierende Beschleunigung der Erstellung neuer hochkomplexer Elektroniksysteme sind folgende Faktoren (Abb. 6):

  • Im Menschen verankertes Wissen
  • Begrenzte Wiederverwendung von Wissen
  • Abhängigkeit von knappen Ressourcen

Das Endziel sind offene EDA-Modularität und ein standardisierter Designablauf gemäß Abbildung 7. Die grünen Prozessschritte sind für Chips, Chipmodule und Leiterplatten vom Grundprinzip her gleich. Als Basis dient eine gemeinsame standardisierte Bibliothek.

 Abb. 7: Prozessvorstellungen in IDEA Abb. 7: Prozessvorstellungen in IDEA

 Abb. 8: Vollautomatisierte Erstellung analoger und digitaler Layouts in IDEA Abb. 8: Vollautomatisierte Erstellung analoger und digitaler Layouts in IDEA

Es wird ein vollautomatisches digitales und analoges Layout angestrebt. Heute ist es laut dem Basisdokument noch so, dass der Entwickler manuell an den Layouter oder an das CAD-System Designvorgaben macht (Constraints). Zukünftig sollen die Layout-Constraints automatisch durch Klassifizierung des Schaltbildes (Circuit Patterns) unter Zugrundelegung bestimmter Strategievorgaben aus der Wissensdatenbank erstellt werden (Abb. 8).

Grundlage von IDEA ist die Absichts (Intent)-getriebene Systemsynthese (Abb. 9). Es soll angegeben werden, was getan werden muss und nicht wie. Letzteres ist Aufgabe des Systems. Die Board-Spezifikationen sollten sehr minimal sein. Vorgabenbeispiel: 5V, Ethernet, USB, HDMI, 1GB RAM, 128 MB Flash, FPGPA, 20 GFLOPS, ARM A9.

 Abb. 9: Basis ist die Absichts-getriebene Systemsynthese Abb. 9: Basis ist die Absichts-getriebene Systemsynthese

 Abb. 10: Alte und neue Herangehensweise in der Elektronikentwicklung Abb. 10: Alte und neue Herangehensweise in der Elektronikentwicklung

 Abb. 11: Alter und neuer Umgang mit der Bauteil-Datenbasis Abb. 11: Alter und neuer Umgang mit der Bauteil-Datenbasis

Abbildung 10 demonstriert noch einmal die Unterschiede zur bisherigen Arbeitsweise (100 % manuell, fehleranfällig, selten optimal) und zum neuen Herangang (Maschinen-synthetisiertes Board anhand der Absichtsvorgaben und auf Basis der COTS-Teilebibliothek). Die Losung lautet: Die Board-Entwicklung neu erfinden.

Abbildung 11 stellt die Situation der heutigen Bauteilbasis dar:

  • Mehr als 5 Millionen Bauteile im Umlauf
  • Die Informationen sind in Datenblätter (datasheets) und Referenzdesigns eingebettet
  • Keine Standardmodelle
  • Automatische Optimierung nicht möglich

Dem soll in IDEA eine andere Vorgehensweise gegenübergestellt werden:

  • IC-Standardmodelle (LEF, LIB, IP-XACT)
  • Standards für Boards/SIPs erweitern
  • Erstellung einer umfassenden 5M+ Teile-Datenbank
  • Modellierung aller benötigten Eigenschaften für Constraint-basierte Systemoptimierung

In den vielen weiteren Folien werden Projektdetails beschrieben. In ERI geht es hauptsächlich um die schnellere, effektivere als auch sichere Entwicklung neuer Elektronik, was an sich schon ein riesiger Fortschritt wäre. Man stelle sich nun vor, dass die digital vorliegenden Fertigungsdaten im Rahmen von Industrie 4.0 unverzüglich in die Fertigung eines Netzes smarter Fabriken mittels 5G- bzw. 6G-Datennetzen übergeleitet würden. Der Gesamteffekt für die Elektronikindustrie und damit auch für die Volkswirtschaft wäre noch unermesslich höher. Es ist anzunehmen, dass die Darpa diesen gedanklichen bzw. strategischen Brückenschlag bereits ins Auge gefasst hat. Die Frage ist, wie weit sich die großen und insbesondere kleinen Fertigungsfirmen auf solche neuen Verfahrensweisen und Organisationsformen einlassen möchten bzw. können.

Bisheriger Projektablauf

Unternehmen und Institutionen konnten Teilnahmeanträge mit entsprechenden Leistungsangeboten für IDEA bis Ende Januar 2018 bei der Darpa einreichen. Interessant ist, dass Serge Leef die Projektleitung für IDEA in der DoD-Institution übernommen hat. Leef gilt als erfahrener EDA-Experte, der nach der Übernahme von Mentor Graphics durch Siemens zur Darpa gewechselt hat. Warum wohl?

Im Juni 2018 wurde im Rahmen von ERI mit OpenROAD (Foundations and Realization of Open, Accessible Design) ein weiteres Projekt gestartet, dass mithelfen soll, IDEA erfolgreich umzusetzen.

Im Juli 2018 fand in San Francisco das Darpa-ERI-Gesamt-Meeting statt. Dort ist auch die Mitarbeit von Cadence an IDEA seitens der Darpa bestätigt worden. Bei IBM, Intel, Nvidia, Qualcomm und anderen Firmen war es bereits geschehen.

Um die Programmcharta während der vierjährigen Laufzeit seines Vertrages zu erfüllen, hat Cadence das Forschungs- und Entwicklungsprogramm MAGESTIC (Maschinelles Lernen-gesteuerte automatische Erzeugung elektronischer Systeme durch intelligente Zusammenarbeit) ins Leben gerufen. Dieses Programm soll die Leistungsfähigkeit des Systemdesigns erhöhen, indem es eine größere Autonomie innerhalb des Designprozesses einführt und wirklich designorientierte Produkte entwickelt. Das von Cadence geleitete Team umfasst die Carnegie Mellon University und NVIDIA, zwei der renommiertesten Marktführer für maschinelles Lernen weltweit [4].

Während des ERI-Gesamt-Meetings 2018 wurden seitens der Darpa auch die ersten Fördermittel für die ERI-Projekte bekannt gegeben. In einer ersten Runde kündigte man für die nächsten fünf Jahre zunächst 1,5 Mrd. $ an. Cadence erhielt als erstes für IDEA eine Zuwendung 24,1 Mio. $.

Der Darpa-ERI-Summit 2019 fand Mitte Juli in Detroit statt. Dort ging es im Rahmen einer Sitzungssektion zu IDEA um das Teilprojekt ‚MAGICAL: Machine Generated Analog IC Layout’. Ein Forschungsteam der University of Texas (Austin) stellte seine Arbeitsfortschritte zur Diskussion. Bemerkenswert ist, dass die 8-köpfige MAGICAL-Forschungsgruppe den Namen nach von den Professoren bis hin zu den Doktoranden und wissenschaftlichen Mitarbeitern ausschließlich aus Personen chinesischer Herkunft bestand. In einer anderen Sitzungssektion befasste man sich unter Leitung von Northroop Grumman mit dem Thema ‚Generatives User-Intent Design von Elektronik’.

Der Darpa-ERI-Summit 2020 wurde trotz Corona für August in Seattle organisiert. Das unterstreicht die Dringlichkeit des Projektes aus staatlicher Sicht. Der Darpa-ERI-Summit 2021 ist als Virtual Event für den 19./21. Oktober angekündigt [3]. Auf der in [3] angegebenen Website sind für die drei bisher stattgefundenen Summits alle Postervorträge und weiteres Material frei herunterladbar.

Blick in die nahe Zukunft

Kombiniert man geistig die laufenden massiven Vorhaben der US-Regierung zum Aufbau zahlreicher neuer Chipfabriken in den USA für den unteren Nanometer Bereich von 28 bis 5nm mit dem riesigen ERI-Projekt, kann man davon ausgehen, dass sich in den USA in den kommenden Jahren eine Art „Elektronik-Revolution“ vollziehen kann – wenn es denn gelingt, ERI tatsächlich und zeitlich parallel umzusetzen. Obwohl IDEA in erster Linie militärisch bedingt ist, kann man davon ausgehen, dass wie in den USA üblich die positiven Ergebnisse ebenfalls für die zivile Seite genutzt werden. Nimmt man noch die CFX- (Connected Factory Initiative) des IPC hinzu, werden in den USA so immer mehr Grundlagen für eine Elektronikindustrie neuer Qualität gelegt. Der Standard IPC-2591 ermöglicht die ‚Plug-and-Play’-IoT-Kommunikation in der gesamten Fertigungsumgebung, in der alle Geräte, Fertigungsprozesse und Transaktionsstationen ohne spezielle Software kommunizieren können. Gegenwärtig ist die Version 1.3 vom Februar 2021 gültig. Auch dieser Standard wird zielstrebig für Industrie 4.0 bzw. die smarte Fabrik weiterentwickelt. Die Liste der Firmen, die CFX unterstützen, wird stetig länger [6].

Im folgenden Teil 3 dieses Beitrags werden weiterer europäische und amerikanische Projekte vorgestellt, in denen versucht wird, KI im Design und in der Produktion von Leiterplatten zu verankern.

Referenzen

[1] https://de.wikipedia.org/wiki/K%C3%BCnstliche_Intelligenz#Begriffsherkunft_und_Definitionsversuche 
[2] www.darpa.mil/program/intelligent-design-of-electronic-assets 
[3] https://eri-summit.darpa.mil/ 
[4] www.linux.com/topic/embedded-iot/darpa-drops-35-million-posh-open-source-hardware-project/ 
[5] www.darpa.mil/attachments/eri_design_proposers_day.pdf 
[6] www.ipc.org/cfx-supporters 

Weitere Informationen

  • Ausgabe: 10
  • Jahr: 2021
  • Autoren: Dr.-Ing. Hartmut Poschmann

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