Eugen G. Leuze Verlag KG
×
 x 

Warenkorb leer.
Warenkorb - Warenkorb leer.
Dienstag, 12 April 2022 14:38

iMaps Mitteilungen 04/2022

von Redaktion
Geschätzte Lesezeit: 6 - 11 Minuten

Elektronische Baugruppen und Leiterplatten, EBL

11. DVS/GMM-Fachtagung

Vom 14.06. bis 15.06.2022 öffnet in der Schwabenhalle Fellbach die 11. DVS/GMM Fachtagung ihre Tore. Unter dem Motto „Elektronische Baugruppen und Leiterplatten – Intelligentes Design, Intelligente Fertigung, Prüfung und Applikationen erwarten den Besucher auch dieses Jahr wieder aktuelle Vorträge zum Thema „Daten – Fluch oder Segen“, welche mit einer Begleitausstellung von 21 ausstellenden Firmen und Verbänden untermalt werden. Auch der iMAPS-Deutschland e. V. unterstützt diese Veranstaltung durch zahlreiche Fachvorträge bzw. durch diverse Mitglieder, die ihre Produkte und Dienstleistungen während der Begleitausstellung dem Fachpublikum präsentieren.

Schlagwörter wie „Data-Mining, Cloud Solutions, Artificial Intelligence, Augmented und Virtual Reality“ sind heute aus dem Zeitalter der digitalen Entwicklung nicht mehr weg zu denken. Beginnend bei der Entwicklung und Konstruktion neuer Produkte, bei der Produktion von Prototypen, Engineering Samples und der Industrialisierung, während der Serien-Fertigung und in der prozessbegleitenden Qualitätskontrolle werden Daten generiert. Die zunehmende Digitalisierung macht es möglich, diese Datenmengen zu erfassen, zu sammeln und auszuwerten.

SchwabenlandhalleSchwabenlandhalle

Doch was machen wir mit diesen Daten? Diese Frage beantworten Herr Bernd Enser, Vorsitzender der Programmkommission, und Herr Prof. Dr. Mathias Nowottnick, wissenschaftlicher Tagungsleiter, wie folgt:

„Die Forschung hat große Fortschritte gemacht und ermöglicht mit ihrem Spezialwissen das Verständnis vieler Phänomene und die zielgerichtete Entwicklung neuer Lösungen. Einige Generalisten haben auch einen guten Überblick über die Zusammenhänge der gesamten Prozesskette. Aber bei der Auswertung dieser Informationsfülle in der gesamten Breite und Tiefe bedarf es der Unterstützung durch künstliche Intelligenz, die in der Lage ist, aus diesen Daten typische Muster und bisher unbekannte Zusammenhänge aufzuspüren. Dabei besitzt die KI weder Phantasie noch Problembewusstsein, von moralischen und ethischen Abwägungen ganz zu schweigen. Hier bedarf es der menschlichen Intelligenz, die im besten Fall mit der künstlichen Intelligenz kooperiert.

Wie wichtig dieses Problembewusstsein ist, zeigen uns aktuelle Diskussionen. So sollte die Gewinnung der Rohstoffe für elektronische Bauelemente und Baugruppen ökologische und humanitäre Mindeststandards erfüllen. Strategisch wichtige Technologien müssen auch in Europa verfügbar sein, das haben wir spätestens in der Pandemie erkennen müssen. Bereits mit Industrie 4.0 wurden die Arbeitsabläufe von Mensch und Maschine harmonisiert, so dass der Mensch von dieser Kooperation profitieren kann. Ebenso muss auch die Informationsverarbeitung zwischen Mensch und Computer harmonisiert werden, um eine effiziente und nachhaltige Fertigung innovativer und zuverlässiger Produkte zu optimieren. Es ist also essentiell, dass Anwender und Nutzer die Systematik verstehen, Chancen erkennen aber auch Möglichkeiten zur konkreten Umsetzung vermittelt bekommen.“

Die Themenschwerpunkte der Tagung werden sein:

  • Intelligente Systemkonzepte, Designtools und Simulation
  • Neue Materialien, Nachhaltigkeit
  • Funktions- und Schaltungsträger
  • Modul- und Baugruppenfertigung
  • Innovative Bauweisen
  • AVT (Weichlöten u. a.)
  • Prozesssimulation und -steuerung
  • Traceability, Compliance, Produkt- und Prozesssicherheit
  • Zuverlässigkeit und Analytik
  • Korrosion und Migration
  • Trends, Roadmaps, Sustainability
  • Industrie 4.0 / Machine
  • Learning

Das ganze Programm kann schon heute unter https://www.ebl-fellbach.de abgerufen werden.

Ein besonderes Highlight der Veranstaltung bildet auch dieses Mal die Verleihung des EBL-Preises für den wissenschaftlichen Nachwuchs. Für Weiterentwicklungen oder Innovationen auf dem Gebiet der industrienahen Forschung auf dem Gebiet der Aufbau- und Verbindungtechnik werden in einer eigens durchgeführten Session am ersten Konferenztag die besten Arbeiten mit einer Urkunde und einem Preisgeld prämiert. Wir freuen uns schon heute auf spannende Vorträge.

iMAPS e. V., Matthias Lorenz, Öffentlichkeitsarbeit

THT-Problemstellen frühzeitig erkennen – Modellbasiertes Design for Manufacturing beim Selektivwellenlöten

Reinhardt Seidel und Jörg Franke
Lehrstuhl für Fertigungsautomatisierung und Produktionssystematik (FAPS),
Friedrich-Alexander-Universität Erlangen-Nürnberg, Nürnberg
Diese E-Mail-Adresse ist vor Spambots geschützt! Zur Anzeige muss JavaScript eingeschaltet sein!

Zusammenfassung

THT-Lötstellen führen immer wieder zu Fertigungsproblemen, weil der erforderliche Lotdurchstieg nicht erreicht werden kann. Um derartige Probleme in den Griff zu bekommen sind aussagekräftige Modelle notwendig, die den Lotdurchstieg schon im Designstadium quantifizieren können. Im folgenden Beitrag werden die im AIF IGF Projekt Siwolak [1] erarbeiteten Ansätze zur Berechnung des Lotdurchstiegs dargelegt.

Einleitung und Motivation

Wellen- und Selektivwellenlöten sind zuverlässige, günstige und weit verbreitete Lötprozesse für das automatisierte Weichlöten von THT-Bauteilen. Die bisher nicht quantitativ bewertbare Weichlötbarkeit im Sinne der thermischen Machbarkeit einer Lötstelle führt regelmäßig zu problematischen Lötstellen in der Fertigung. Dicke Kupferlagen und thermisch massive Bauteile werden insbesondere in Anwendungen der Elektromobilität und der erneuerbaren Energien gefordert. Bei ungeeignetem Kupferlagendesign steigt dadurch jedoch der Lötwärmebedarf über die Lötwärmezufuhr durch die Selektivwelle. Daraus entstehen den Unternehmen längere Designphasen, Schäden durch Fehlerkosten, erhöhte Fertigungskosten, reduzierte Qualität und somit als Folge verringerte Wettbewerbsfähigkeit. Die Einhaltung etwa firmeninterner, auf Empirie basierender Design-Richtlinien ist dabei nur eingeschränkt zur Linderung des Problems geeignet, da der Wärmebedarf dadurch nicht quantifizierbar ist.

Abb. 1: Vorgehen zur Entwicklung eines Modells zur Vorhersage des LotdurchstiegsAbb. 1: Vorgehen zur Entwicklung eines Modells zur Vorhersage des Lotdurchstiegs

Um dieser Problemstellung zu begegnen, wurde der Selektivlötprozess mittels statistischer Versuchspläne und Simulationsmodellen untersucht und iterativ verglichen (siehe Abb. 1). Mit dem Ziel, thermisch kritische Lötstellen früh im Designprozess zu identifizieren sowie computergestützt Lötparameter zu bestimmen, wurde mit den Erkenntnissen ein Excel-Tool entwickelt. Dieses Modell berücksichtigt die wesentlichen Prozesseinflussfaktoren, die thermischen Eigenschaften des Bauteils sowie den Kupferlagenaufbau an jeder Lötstelle. So kann es im Entwicklungsprozess zur Unterstützung eingesetzt werden.

Ableitung von Designempfehlungen aus experimentellen und numerischen Studien

Die Umsetzung eines Multiphysics CFD Modells mittels ANSYS-Fluent erlaubt die Berücksichtigung des Lotspaltstroms als Kapillarstrom mit Hilfe der Volume of Fluid (VOF) Methode in einer parametrisiert konfigurierbaren Lötstelle. Dadurch sind auch quantitativ gute Vorhersagen möglich. Verfahrensbedingt kostet die Vorhersage jedoch sehr viel Rechenzeit. Für das 2D- Modell müssen ca. 1h/Lötsekunde, für das 3D-Modell ca. 24h/Lötsekunde angesetzt werden.

Abb. 2: Validierung der Simulationsergebnisse an Hand von LötversuchenAbb. 2: Validierung der Simulationsergebnisse an Hand von Lötversuchen

Zur experimentellen und simulativen Untersuchung des Selektivwellenlötprozesses und der Designvarianten wurden jeweils statistische Versuchspläne durchgeführt. Im Versuchsvorgehen wird jede Lötstelle einzeln gelötet. So werden reproduzierbare Randbedingungen für die Lötung sichergestellt und Einflüsse des Lötstellendesigns werden nicht von der Lötreihenfolge überlagert. Die untersuchten Einflüsse umfassten typische in der Durchstecktechnologie eingesetzte Bauteiltypen wie Steckerpin, Folienkondensator (Foko), Elektrolytkondensator (Elko) und Metall-Oxid-Halbleiter-Feldeffekttransistor (Mosfet). Das Ankontaktierungsdesign wurde diskret durch Lagenzahl, -dicke und -anbindung sowie Lochspalt und Wärmefallen unterschieden, um detaillierte Aussagen zu den jeweiligen Designsituationen machen zu können. Das untersuchte Prozessfenster erstreckt sich von 260 °C bis 300 °C Lottemperatur.

Abb. 3: Experimentelle Ergebnisse des Einflusses der Lagenaufbauten (links) und umlaufender Spaltbreite auf den Lotdurchstieg (rechts)Abb. 3: Experimentelle Ergebnisse des Einflusses der Lagenaufbauten (links) und umlaufender Spaltbreite auf den Lotdurchstieg (rechts)

In den Studien wurde besonders der Einfluss des Lagenaufbaus untersucht. Insbesondere die Lagendicke und der Ort der Ankontaktierung spielen hier eine wichtige Rolle, wie oben bereits eingeführt. Im Zusammenhang zeigt Abbildung 3 den Einfluss einer Anbindung auf Top (T) und Top und Bottom (TB) für 35 und 70 µm. Zudem zeigt sich hier, dass zwei dünnere Lagen (TB35) einen etwas geringeren Durchstieg aufweisen als eine dicke (T70). Der Einfluss der umlaufenden Spaltbreite zwischen Loch und Pin zeigt über verschiedene Ankontaktierungsdesigns gemittelt ebenfalls einen wichtigen Einfluss auf den Lotdurchstieg. Im Hinblick auf den Lochdurchmesser gilt, je größer, desto besser für den Lotdurchstieg.

Normiert auf die Leiterplattendicke ergibt sich ein Gap-Ratio Verhältnis Gleichung <1> von ca. 35 bis 40 % ab dem der Designeinfluss beim Selektivwellenlöten abnimmt. Grund dafür ist, dass bei steigendem Aspektverhältnis von Lochdurchmesser zu Leiterplattendicke die Flussmitteldurchdringung und die durch den größeren Lotmassenstrom eingebrachte Energie verbessert wird. Insbesondere die Flussmitteldurchdringung spielt für dickere Leiterplatten eine wichtige Rolle, da sich das Aspektverhältnis bei gleichbleibenden Spaltbreiten schnell verschlechtert.

<1><1>

Hinsichtlich des Lötstellendesigns ist besonders bei thermisch anspruchsvollen Lötstellen mit massiven Kupferanbindungen, Bauteilpins großer thermischer Kapazität und/oder großen Kupferquerschnitten auf der Lotzielseite, auf der Lotquellseite auf ausreichend Freistellung zu achten.Aus den Umfangreichen statistischen Versuchsplänen und CFD Simulationsstudien können einige grundlegende Empfehlungen gegeben werden. Bis zu ihrem quasithermischen Gleichgewicht verhält sich die Temperatur der Lötstelle exponentiell wachsend mit Sättigung. Der Einfluss der Lotkontaktzeit ist ab dem quasithermischen Gleichgewicht einer Lötstelle statistisch nicht signifikant. Der Einfluss des Düsendurchmessers ist mitunter erheblich. Durch größere Düsendurchmesser wird über die größere Fläche mehr Wärme eingetragen, was zu deutlich verbessertem Lotdurchstieg führt. Die Lötversuche zeigen, dass die gleichzeitige Lötung aller Bauteilpins zu einer signifikanten Verbesserung des Lotdurchstiegs führen. Das liegt an der simultanen Erwärmung mehrerer vertikaler Durchmetallisierungen in der Leiterplatte, was die Anisotropie der Wärmeleitung des Kupfer-FR4 Schichtaufbaus verringert und das Bauteil an allen Pins erwärmt. Dadurch sinkt auch der Einfluss der thermischen Kapazität des Bauteils.

Für das Wellenlöten wird in [2] die Gap-Ratio (Gl. 1) zu 15 bis 20 % empfohlen. Für das Selektivwellenlöten ist aus den Versuchsreihen ein Wert von 35 bis 40 % zu empfehlen.

Hinsichtlich der Anbindung einer Kupferlage an die Durchmetallisierung, sollte darauf geachtet werden, massive Kupferlagen nur auf der Lotquellseite der Leiterplatte anzubringen. Anbindungen im Inneren oder auf der Lotzielseite müssen insbesondere bei größeren Lagendicken (je nach Situation ab 70 µm) und bei Bauteilen mit großer thermischer Kapazität mit Wärmefallen und/oder thermischen Vias versehen werden.

Siwolak-Tool

Zur Berechnung des Gesamtprozesses in einem Modell muss das Bauteil und der Lagenaufbau zusammen mit den Prozessbedingungen abgebildet werden. Dafür müssen die thermischen Eigenschaften von Bauteilpin sowie dem Lagenaufbau in der Lötstelle modelliert werden. Zu diesem Zweck werden thermische Ersatzschaltbilder definiert. Durch die geeignete Parametrisierung dieser Ersatzschaltbilder können verschiedene Bauteile und Lötstellen sowie deren Verhalten im Lötprozess abgebildet werden.

Für das Bauteil wird ein von Klein-Wassink in [3] vorgeschlagenes Modell eingesetzt. Dabei werden die thermische Kapazität des Pins sowie der thermische Widerstand im Bauteilkörper vernachlässigt. Zur Modellierung verschiedener Lagenaufbauten werden die Kupferschichten und deren Anbindung an die Durchmetallisierung lagenweise nach thermischem Widerstand und thermischer Kapazität charakterisiert. Der Mehrlagenaufbau wird dann wieder zu einem Gesamtaufbau zusammengesetzt, sodass die jeweils untere Lage die darüber liegende heizt. Damit kann die sukzessive Aufheizung des Lagenaufbaus abgeschätzt werden. Unter der Annahme, dass das Lot im Lotspalt bis zu dem Punkt steigt, an dem die Lotschmelztemperatur unterschritten wird, kann ein zeitlicher Verlauf des Lotdurchstiegs in Abhängigkeit des Lagenaufbaus beurteilt werden, wie in Abbildung 4 beispielhaft illustriert.

Abb. 4: Bedienfeld des Siwolak-Tools mit Definition des Lagenaufbaus mit bis zu 6 Lagen, Auswahl des Bauteils, Definition der Lötparameter und Ergebnisplot des LotdurchstiegsAbb. 4: Bedienfeld des Siwolak-Tools mit Definition des Lagenaufbaus mit bis zu 6 Lagen, Auswahl des Bauteils, Definition der Lötparameter und Ergebnisplot des Lotdurchstiegs

Die Validierung des Modells anhand von Lötversuchsdaten zeigt eine mittlere Abweichung von 20 bis 30 % zwischen Lötversuch und analytischer Vorhersage. Vor dem Hintergrund, dass die Standardabweichung im Prozess im Bereich von 5–15 % liegt und die Beurteilung des Lotdurchstieges auf manueller optischer oder röntgentechnischer Begutachtung basiert, ist das Tool trotz der Abweichung eine Hilfestellung zur quantitativen Beurteilung und Identifizierung thermisch kritischer Lötstellen.

Zusammenfassung und Ausblick

Der Selektivwellenlötprozess ist ein weit verbreiteter Lötprozess in mischbestückten Flachbaugruppen. Der Lötprozess ist hinsichtlich des Gesamtprozesses der Flachbaugruppenfertigung als kritisch zu betrachten, da die Lötqualität erheblich vom Lötstellendesign beeinflusst wird. Die erzielten Ergebnisse verdeutlichen das Potenzial des Einsatzes von Modellen in der Leiterplattenentwicklung zur Reduktion von Designschleifen, Fertigungsproblemen und Ausschuss.

Weitere vielversprechende Projekte zur automatisierten Bewertung von zusammenhängenden Leiterplattendesigns im Gesamtzusammenhang mit Hilfe von maschinellen Lernverfahren befinden sich in der Antragsphase. Für Fragen steht der Autor gern unter der angegebenen E-Mail-Adresse bereit.

Literaturverzeichnis

[1] Seidel, R.; Franke, J.: THT-Problemstellen frühzeitig erkennen – Simulative und experimentelle Untersuchung des Selektivwellenlötprozesses, In: Schweißen und Schneiden, Düsseldorf: DVS Media GmbH, 2021, S. 772-777
[2] Chang, S.; Wang, R.; Xiang, Y.; Wang, P.; Shi, W.: Design for manufacturability of PTH solder fill in thick board with OSP finish, In: 2011 12th International Conference on Electronic Packaging Technology and High Density Packaging: IEEE, 8.–11. August 2011, S. 1-8
[3] Klein Wassink, R. J.: Soldering in Electronics, 2. Aufl., Leuze Verlag, Bad Saulgau, 1991

    IMAPS Deutschland – Ihre Vereinigung für Aufbau- und Verbindungstechnik

IMAPS Deutschland, Teil der „International Microelectronics and Packaging Society“ (IMAPS), stellt seit 1973 in Deutschland das Forum für alle dar, die sich mit Mikroelektronik und Aufbau- und Verbindungstechnik beschäftigen. Mit fast 300 Mitgliedern verfolgen wir im Wesentlichen drei wichtige Ziele:

  • wir verbinden Wissenschaft und Praxis
  • wir sorgen für den Informationsaustausch unter unseren Mitgliedern und
  • wir vertreten den Standpunkt unserer Mitglieder in internationalen Gremien.
  • Impressum

    IMAPS Deutschland e. V. Kleingrötzing 1 D-84494 Neumarkt-St. Veit
    1. Vorsitzender: Prof. Dr.-Ing. Martin Schneider-Ramelow, Institutsleiter Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration (IZM), Diese E-Mail-Adresse ist vor Spambots geschützt! Zur Anzeige muss JavaScript eingeschaltet sein!
    Schatzmeister (bei Fragen zu Mitgliedschaft und Beitrag): Ernst G. M. Eggelaar, Diese E-Mail-Adresse ist vor Spambots geschützt! Zur Anzeige muss JavaScript eingeschaltet sein!
    Ausführliche Kontaktinformationen zu den Vorstandsmitgliedern finden Sie unter www.imaps.de 
    (Vorstand)

    Veranstaltungskalender

Dieser Kalender gilt unter Vorbehalt. Bitte beachten Sie die Informationen und Hinweise der Veranstalter auf den entsprechenden Webseiten!

Ort

Zeitraum

Name

Veranstalter

Landshut

6. April 2022

Symposium Elektronik und Systemintegration

HS Landshut

Göteborg, SE

12.-14. Juni 2022

NordPac 2022

IMAPS Nordic

Grenoble, FR

23.-24. Juni 2022

MiNaPad 2022

IMAPS France

Wien, AT

13.-15. Juli 2022

CICMT 2022

IMAPS

Sibiu, RO

13.-16. Sept. 2022

ESTC 2022

IEEE-CPMT, IMAPS Europe IMAPS Europe IEEE-CPMT

Weitere Informationen

  • Ausgabe: 4
  • Jahr: 2022
  • Autoren: Redaktion

Onlineartikel Suche

Volltext

Autoren

Ausgabe

Jahr

Kategorie

Newsletter

Auf dem Laufenden bleiben? Jetzt unsere Newsletter auswählen und alle 14 Tage die neuesten Nachrichten in Ihrem E-Mail Postfach erhalten:

Der Leuze Verlag ist die Quelle für fundierte Fachinformationen.
Geschrieben von Fachleuten für Fachleute. Fachzeitschriften und Fachbücher
rund um Galvano- und Oberflächentechnik sowie Aufbau- und Verbindungstechnik in der Elektronik –
seit 120 Jahren professionelle Informationen und Fachwissen aus erster Hand.

UNTERNEHMEN

ZAHLARTEN

Paypal Alternative2Invoice
MaestroMastercard Alternate
American ExpressVisa

Zahlarten z.T. in Vorbereitung.

KONTAKT

Eugen G. Leuze Verlag
GmbH & Co. KG
Karlstraße 4
88348 Bad Saulgau

Tel.: 07581 4801-0
Fax: 07581 4801-10

E-Mail: [email protected] oder
E-Mail: [email protected]