Artikelarchiv

Das Staunen über die zunehmende Leistungsfähigkeit elektronischer Geräte bei schrumpfenden Gerätegrößen nimmt kein Ende. Hinter diesem Prozess steht harte Arbeit, beispielsweise im japanischen Konzern Rohm. Die Ingenieure dort bescheren der Fachwelt immer neue, noch effizientere Bauteillösungen im passiven und aktiven Sektor. Der nachfolgende Bericht will einen kleinen Einblick in die Tätigkeit von Rohm geben.

ORCAD Capture und P-Spice von Cadence werden noch leistungsfähiger und erhalten mit TCL eine neue Script-Sprache. Damit lassen sich individuell Designeingaben und Simulationen anpassen und steuern. Durch die neue Multicore- und 64-bit-Technologie werden die Simulationen in P-Spice nochmals erheblich beschleunigt. Allegro 16.6 zeichnet sich durch bedeutende Produktivitätsverbesserungen aus und lässt sich in Microsoft Share Point integrieren. Damit bietet die Software eine einzigartige Umgebung zur Zusammenarbeit, Produktentwicklung und Kontrolle an.

Mit über 72 000 Besuchern aus 78 Ländern und 2669 Aussteller aus 49 Ländern verzeichnete die vom 13. bis 16. November 2012 in München veranstaltete Electronica wie erwartet keine neuen Rekorde. Auch die Anzahl der vorgestellten Innovationen hielt sich in Grenzen. Trotzdem äußerten sich sowohl die Besucher als auch die Aussteller nicht enttäuscht von der Messe, sondern sie waren aufgrund der dort herrschenden guten Stimmung recht zuversichtlich. Laut Ergebnis der Umfrage des Marktforschungsinstituts TNS Infratest bewerteten 95 % der Besucher die Veranstaltung mit ausgezeichnet bis gut.

Mit dem fünften Beitrag wird die in der Plus-Ausgabe 5/2012 begonnene Artikelserie zum Thema Leiterplattenkonstruktion fortgesetzt. Der erste Artikel (Seite 1028 bis 1031) setzte sich mit dem Aspekt Ratio für Bohrungen auseinander. Der zweite Beitrag in Plus 7/2012 (Seite 1518 bis 1528) hatte Vias und Bohrungen für THT-Bauteile zum Inhalt. Die dritte Abhandlung in Plus 9/2012 (Seite 1967 bis 1980) befasste sich mit Toleranzräumen von Bohrungen in Leiterplatten. Die vierte Veröffentlichung in Plus 11/2012 (Seite 2379 bis 2386) drehte sich um Isolationspads auf Powerplanes. Die nun fünfte Folge behandelt definierte Rückströme auf Powerplanes.

In dieser Arbeit wird die zerstörungsfreie Rissprüfung an Leiterplatten-Vias mittels induktiv angeregter lock-in-Thermografie untersucht. Die Anregung der Prüfobjekte erfolgt dabei mit planaren Mikrospulen. Die Beobachtung der Temperaturverteilung im Prüf-objekt mittels Infrarotkamera erlaubt Rückschlüsse auf mögliche Defekte. Zur Optimierung der Anregungsparameter und der Spulengeometrie wird ein FE-Modell genutzt. In die Betrachtungen fließen auch Fertigungsgrenzen und Kühlmöglichkeiten für die Spule ein. Zur Validierung der Simulationen werden Demonstratoren gefertigt und in Testmessungen erprobt. Die Untersuchungsergebnisse ermöglichen einen Ausblick auf die Praxistauglichkeit dieser Technik für die Prüfung von Leiterplatten-Vias sowie weiteren elektrischen Verbindungsstellen in der Aufbau- und Verbindungstechnik.

Described here, is a non-destructive method for crack testing of printed circuit board vias using inductively excited lock-in thermography. The excitation of the test object is carried out by using a plain micro-coil. Observation of temperature distribution profiles in the test object by an infrared camera provides inferences on possible defects. To optimise the excitation process and coil geometry, Finite Element analysis was used. Manufacturing limitations and cooling possibilities of the coils have also been taken into consideration. To validate the simulations, special test pieces were constructed and tested in corresponding measurements confirming the simulations. The results of this study can give an outlook for the practicability of this technique for testing of printed circuit board as well as other electrical interconnection types.