Neuer Referenz-Flow für HF-Designs im N4PRF-Prozess

Drahtlose Systeme der nächsten Generation bringen höhere Bandbreiten, geringere Latenzen und breitere Abdeckungen. Die Komplexität integrierter HF-Schaltungen, wie Transceiver und HF-Frontends, nimmt zu. Layoutabhängige Effekte machen das Hochgeschwindigkeits-Design zu einer Herausforderung, die eine umfassendere Modellierung und Simulation erfordert, um höchste Leistung und Zuverlässigkeit der Produkte zu erreichen.

Der N4PRF Design-Referenz-Flow verbessert die Layout-Produktivität in der Synopsys Custom Compiler Design- und Layout-Umgebung durch rigorose Validierung unter Verwendung kritischer Design-Komponenten wie rauscharme Verstärker und LC-abgestimmter spannungsgesteuerter Oszillatoren. Der Flow umfasst Tools, die eine effiziente Synthese von passiven Bauelementen, Extraktion von EM-Modellen und eine wärmebezogene Elektromigrationsanalyse ermöglichen, die auch das Metall von Bauelementen einbezieht. Das ergibt eine Post-Layout-Extraktion mit korrekter Handhabung von CUI-Strukturen (conversational user interface).

Zusätzlich zum Synopsys Custom Compiler umfasst der offene Referenz-Flow: Signoff-Genauigkeit der Schaltungssimulation der Synopsys PrimeSim Simulationstools und das PrimeSim Reliability Environment, sowie Signoff-Lösungen zur physikalischen Verifikation und Extraktion von Synopsys IC Validator und Synopsys StarRC. Ansys Totem bietet thermische Signoff-Elektromigrationsprüfung und Analyse der Leistungsintegrität. RaptorX und Exalto bieten elektromagnetische Modellierung mit CUI-Funktionen für erhebliche Flächenreduzierung. VeloceRF ermöglicht eine vollautomatische Layout-Synthese für elektromagnetische Bauelemente, einschließlich mehrlagiger Induktivitätsspiralen und Übertragungsleitungen. Keysight PathWave ADS RFPro umfasst eine schnelle, interaktive EM-Schaltungs-Co-Simulation und Analyse, um layoutabhängige Effekte im Entwicklungszyklus zu beheben. PathWave RFIC Design (GoldenGate) unterstützt die Simulation des harmonischen Gleichgewichts im frühen Chip-Design- und Verifikationsprozess.