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Die OptiprintAG hat sich auf die Herstellung von Leiterplatten in Sondertechniken für die Hochfrequenztechnik spezialisiert. Nachfolgend werden die Firma und ihre Produkte einschließlich der von ihr hergestellten durchkontaktierten Leiterplatten mit Aluminiumkernen vorgestellt.

The paper presents the results of a study of the procedure of laser soldering chip SMD components, taking into consideration various parameters of the soldering process: type and quantity of solder paste used, energy pumped into the system, etc. There are many situations in modern electronics where the heat for soldering must be controlled very accurately, for example for soldering temperature sensitive components or using different substrates that require a soldering temperature different than the usual ones (PMMA substrates need low temperature soldering). We studied the energy necessary for realizing high quality solder joints even from the first soldering, thus reducing the number of destroyed samples and decreasing the time and costs of development of the electronic module. Based on the theoretical model we soldered components and performed electrical and mechanical tests, cross-sections, optical and X-ray inspections.

Bericht über die IPC Printed Circuit Expo, SMEMA Council APEX und den Designers Summit vom 24. bis 26. Februar 2004 in Anaheim/Kalifornien

Der seit Oktober 2003 bemerkbare Aufschwung in der Elektronikbranche der USA setzte positive Signale für die Teilnahme an der diesjährigen Ausstellung und Konferenz des IPC. Mit 5 700 Besuchern kamen 8 % mehr Interessenten als im Vorjahr zu der Show, die im neuen Convention Center in Anaheim, Kalifornien, gegenüber von Disneyland, stattfand. Erstmalig fand in diesem Jahr die IPC Printed Circuit Expo gemeinsam mit der Bestückermesse APEX und dem Designers Summit statt. Die Besucher hatten somit die Möglichkeit, sich über das Angebot der An- bieter und Zulieferer entlang der gesamten Supply Chain zu informieren. Mehr als 60 % der Be- sucher machten vom diesem Angebot Gebrauch.

Das Programm TopoR (Topological Router) [1-3] dient zur Optimierung von Leiterplattenlayouts, die zuvor mit anderen Systemen in Formaten wie PCAD ASCII PCB, PADS ASCII PCB oder DSN erstellt wurden. Die in TopoR realisierten Algorithmen und Software-Tools ermöglichen eine besonders effektive Ausnutzung der zur Verfügung stehenden Montage- und Entflechtungsfläche, was dem CAD-Programm TopoR einen wesentlichen Vorteil im Vergleich zu vergleichbaren Programmen verschafft.

Die grundlegenden Funktionen der Oberfläche eines elektrischen Kontaktes sind die elektrische Verbindung und Leitung. Kupfer und Kupferlegierungen sind die am häufigsten verwendeten Basismaterialien für elektrische Kontakte. Diese sind jedoch anfällig gegenüber Korrosion. Für anspruchsvolle Anwendungen wird aufgrund der geforderten hohen Korrosionsbeständigkeit und des stabilen elektrischen Verhaltens häufig Gold als Material für Schutzschichten verwendet. Bei Edelmetallschichten ist die Lebensdauer abhängig von deren tribologischen Verhalten, insbesondere die Verschleißbeständigkeit. Reingold ist sehr weich. Um die Verschleißbeständigkeit zu verbessern, wird in der Regel Hartgold verwendet. Hierfür werden Legierungselemente wie Kobalt, Eisen oder Nickel verwendet. Allerdings ist der Effekt durch den Einsatz von Legierungselementen, durch den galvanischen Prozess sowie auch Oberflächeneigenschaften, die für elektrische Kontakte benötigt werden, begrenzt. Bei der Herstellung von Hochleistungsbeschichtungen stellt sich die Herausforderung an eine hohe Verschleißfestigkeit sowie auch eine hohe Leitfähigkeit. Gleichzeitig soll der Edelmetalleinsatz reduziert werden. Wir zeigen die Korrelation zwischen der Verschleißbeständigkeit der Schichtsysteme und der Lebensdauer von elektrischen Kontakten. Unsere Untersuchungen zeigen eine neue Möglichkeit auf, um Goldoberflächen zu modifizieren. Anstelle von Legierungselementen werden Nanopartikel aus Metalloxiden sowie aus PTFE verwendet, um die Verschleißbeständigkeit zu erhöhen. Das Paper zeigt Ergebnisse und Herausforderungen bei der Hartgoldschicht und bei der Verwendung von Nanopartikeln in der Galvanotechnik.

Nachfolgend wird die Anwendung einer rechner-
gestützten Optimierungsstrategie in der Aufbau- und Verbindungstechnik beschrieben. Durch die automatisierte Parametervariation mittels einer Optimierungssoftware wird der Einfluss unterschiedlicher Faktoren auf die Stabilität von Drahtbondverbindungen ermittelt. Beispielsweise kann der Einfluss des Bondwerkzeuges auf die Ermüdungseigenschaften von Drahtbondverbindungen erfasst und optimiert werden. //

The following paper describes a computerised opti-
misation strategy for packaging interconnects. An optimisation software for automatic parameter variation is combined with a toolbox for the parametric generation of a bondwire finite-element-model. This results in a comfortable tool to investigate the influence of geometric parameters on relevant quality characteristics of the device. For example, the influence of the bonding tool geometry on the wirebond reliability can be predicted and optimised.

Design of Experiments (DoE) ist ein leistungsfähiges statistisches Werkzeug zur strukturierten Versuchsplanung, mit dem die Auswirkungen von Prozessparametern auf ein Produktmerkmal ermittelt und optimiert werden können. Mit einem möglichst geringen Aufwand soll so viel wie möglich über den Zusammenhang der Einflussgrößen (Inputs) auf das Ergebnis (Outputs) ermittelt werden. Hierbei können nicht nur die Effekte der Haupteinflussfaktoren ermittelt werden sondern auch die der Wechselwirkungen. Die DoE-Methode hat ein hohes Potenzial, die Effizienz bei der Durchführung von Versuchsreihen deutlich zu steigern und zudem Wettbewerbsvorteile im Bereich Time to Market zu erzielen. Am Beispiel Schablonendruck werden die Haupteinflussfaktoren auf die Druckergebnisse Depotvolumen, Depotfläche und Depothöhe ermittelt. Dabei zeigt sich, dass insbesondere für das Druckergebnis Depotvolumen die Wechselwirkungen der Einflussfaktoren untereinander eine entscheidende Rolle spielen. // 

Design of Experiments (DoE) is a powerful statistical tool for structured experiment planning to determine and optimize the effects of process parameters on a product feature. Based on the lowest possible effort, the utmost of information shall be gathered about the connection between the input and resulting output variables.  In this process not just the effects of the main impact factors can be identified but also those of their interactions. The DoE method has a high potential of increasing the efficiency of experimental series and additionally achieving competitive advantages in terms of Time to Market. Using stencil printing as an example, the main impact factors on the printing results are identified in regard to depot volume, depot area and depot height. This shows that especially for the resulting depot volume the interdependence of these impact factors plays a decisive role.

Der Beitrag diskutiert die Bedeutung, die der Optimierung der Umrüstung zukommt, um einen hohen Liniendurchsatz zu erreichen und dauerhaft aufrecht zu erhalten. Eine geeignete Optimierung der Umrüstung ermöglicht eine wirtschaftliche Massenproduktion eines High-Mix- und Medium-Mix-Produktionssortiments. // 

This paper discusses the importance of changeover optimization in achieving and maintaining a high line throughput. In fact, proper changeover optimization allows bringing mass production efficiency to high-mix and medium-mix production.

Die Industrie 4.0 stellt erhöhte Herausforderungen – auch an den Wareneingang. Damit die wachsende Datenmenge effizient, sinnvoll und gewinnbringend ausgewertet werden kann, ist der Einsatz moderner Wareneingangssysteme sinnvoll. Vielfach beschränkt sich der Wareneingang beim Kunden auf einen Abgleich zwischen Lieferschein und Anliefergut: Sind die richtigen Teile gemäß Bestellung geliefert worden? Stimmen die angegebenen Liefermengen mit der tatsächlich gelieferten Menge überein? Für einzelne Bauteile erfolgt separat ein eingeschränkter Qualitätscheck. Echte Traceability sieht anders aus. Bei den hohen rechtlichen Anforderungen, die heute bestehen, ist es zwingend nötig, genau zu wissen, welches Material von welchem Hersteller aus welchem Produktionslos an welcher genauen Position in einem Produkt verbaut worden ist. Nur die genaue Kenntnis dieser Daten schafft Transparenz und rechtskonforme Rückverfolgbarkeit.

Electronic Packaging ist ein Geschäftsbereich der SCHOTT AG, einem weltweit führender Hersteller von hermetischen Gehäusen und anderen Komponenten für den zuverlässigen, langfristigen Schutz sensibler Elektronik. Dessen miniaturisierte, hermetische Hybridgehäuse verbessern Signalpfadqualität und ermöglichen High Density Packaging.

Sie sind dünn, leicht, flexibel, lassen sich kostengünstig und ohne großen Energieaufwand herstellen: gedruckte Mikroelektronik-Bauteile aus Kunststoff. Flexible Displays und Touchscreens, leuchtende Folien, RFID-Tags und Solarzellen sind ein Zukunftsmarkt. Im Rahmen eines internationalen Kooperationsprojekts gelang es Physikern der Technischen Universität München (TUM) jetzt erstmals, die Entstehung der hauchdünnen polymeren Elektroden während des Druckprozesses live zu beobachten und die elektrischen Eigenschaften der gedruckten Filme zu verbessern.

Die in UK ansässige Taylor Dowding Innovation (TDI) ist auf die Entwicklung elektronischer Systeme als Bestandteile von Endprodukten spezialisiert. Häufig wird das Unternehmen darüberhinaus mit der Beschaffung elektronischer Bauteile und der Auftragsvergabe für die PCB-Fertigung betraut. Mit der PADS Professional App Suite konnten kollaborative Designprozesse verbessert werden. Ben Dowding, Chief Executive Officer (CEO) und Lead Engineer, sieht TDI als Beratungsunternehmen für elektronische Design- und Softwareentwicklungsdienstleistungen, das Tag für Tag komplexe Designprobleme meistern muss. Das 2013 gegründete Unternehmen stimmt alle Prozesse mit den Subunternehmern ab – auch mit denen, die für die Entwicklung und Herstellung der Gehäuse für die Endprodukte verantwortlich sind.

Anforderungen wie hohe Verdrahtungsdichte, verbesserte Wärmeabfuhr oder Hochfrequenz lassen sich durch Inlays in Standard-Leiterplatten realisieren. Hierzu bietet AT&S die X-in-Board-Technologie.

Das Ergebnis des Pastendrucks, d. h. die aufgebrachte Menge sowie die Qualität der einzelnen Pastendepots und des gesamten Druckes, wird wesentlich vom Design der Druckschablonen beeinflusst. Nachfolgend wird erörtert, was beim Druckschablonendesign beachtet werden sollte und wie Druckschablonen ausgeführt werden können, so dass z. B. das Tombstone-Effekt-Risiko reduziert wird. // 

The result of a solder-paste deposit, i.e. the amount deposited and the quality of the individual depo- sits and the overall printing process, is significantly affected by the design of the soldermask stencil. It is explained what factors must be taken into account when designing such stencils and how a stencil is best applied so that the risk of defects, such as the tombstone effect, are minimised.

Ein neuer EiceDRIVER-Baustein von Infineon Technologies mit in Echtzeit regelbarer Flankensteilheit (Slew Rate Control) am IGBT erlaubt wahlweise hohe Schaltfrequenzen oder geringe elektromagnetische Interferenz. Zugleich erweitert Infineon sein Portfolio an Reverse Conducting IGBTs der 650-V-Klasse: RC-H5 reduziert die Schaltverluste um 30 % für verbesserte Energieeffizienz. Ein neues ThinPAK-5x6-Gehäuse ermöglicht die kleinsten CoolMOS-MOSFETs aller Zeiten in der Unterhaltungselektronik und Beleuchtungsanwendungen.
Die High-Power-Leistungshalbleiter der IHM-B-Enhanced-Serie ermöglichen jetzt eine bis zu elf Mal längere Lebensdauer.

Einkanal-Gate-Treiber für Industrieanwendungen bis 1200 V
Infineon präsentiert die für den High-End-Industriebereich entwickelten Einkanal-Gate-Treiber
der neuesten EiceDRIVER-Produktfamilie (www.infineon.com/eicedriver).
Der Treiberbaustein 1EDS20I12SV EiceDRIVER Safe zeichnet sich durch die erstmals in Echtzeit
regelbare Flankensteilheit beim Einschalten (Slew Rate Control, SRC) am IGBT aus. Die sichere
elektrische Trennung des 1EDS-SRC EiceDRIVER Safe entspricht VDE 0884-10, mit speziell für den Kurzschlussfall entwickelten Schutzfunktionen. Das bedeutet hohe Systemeffizienz
mit Isolationsspannungen bis 1200 V.

Die Herausforderungen bei der Bestückung von flexiblen bzw. starrflexiblen Leiterplatten und deren Bewältigung wird dargestellt. Einige der zu treffenden Maßnahmen – wie das Einbringen von Verstärkungsstegen – sind schon beim Design zu berücksichtigen. Deswegen ist eine enge Zusammenarbeit entlang der Supply Chain notwendig.

Einleitung

Die Verarbeitung von Starrflex-Leiterplatten stellt Bestücker immer wieder vor neue Herausforderungen. Aufgrund der RoHS-Richtlinie, die seit dem 1.?Juli 2006 in Kraft ist, kamen viele neue Materialien und Hilfsstoffe auf den Markt. Verbleite Lote wurden durch bleifreie ersetzt, Löttemperaturen erhöhten sich, Lötprofile mussten angepasst werden, die Leiterplattenhersteller veränderten Basismateria- lien und Lötstopplacke, um nur einige Beispiele zu nennen. Diese Probleme ließen sich jedoch schnell in den Griff bekommen. Entsprechende Workshops mit den Leiterplattenherstellern wie z.B. Würth Elektronik, Zulieferern und Endkunden waren hier sehr hilfreich, um immer kurzfristig allen Anforderungen gerecht zu werden.

Einzelprozesse in der Elektronikfertigung zu optimieren sind eine permanente Herausforderung für EMS- und OEM-Unternehmen. Dabei soll die Bestückung von Bauteilen immer genauer, effizienter und schneller werden. Gerade aber bei der Genauigkeit spielen viele unterschiedliche Parameter eine entscheidende Rolle. Dies gilt besonders für den Lotpastendruck als Eingangsprozess in der Fertigung.

Dabei spielt es keine Rolle, ob ein vollautomatischer oder manueller Drucker eingesetzt wird. „Die ersten Ungenauigkeiten können schon beim Druck der Lotpaste entstehen, die man in den anschliessenden Prozessen nur bedingt korrigieren kann“, weiss Anton Hacklinger, Geschäftsführer der High Q Electronic Service GmbH aus München. Daher ist es nach Aussage von Anton Hacklinger umso wichtiger, schon zum Start der Produktion den Druckprozess so genau wie möglich einzurichten, da bei der Herstellung elektronischer Baugruppen bis zu 64 % aller Fehler im ersten Arbeitsschritt verursacht werden.

Erfolg heckt Erfolg – darauf baut auch der EDA-Branchenriese Cadence. War der Anbieter von Elektronik- entwurfswerkzeugen in der letzten Zeit durch eine unglückliche Kombination aus hausgemachten Problemen und den Auswirkungen der Wirtschaftskrise etwas vom Erfolgskurs abgekommen, scheint das neue Management die Dinge wieder in den Griff zu bekommen.

Das Softwarepaket bietet eine einheitliche Umgebung, die es bereichsübergreifenden Entwicklungsteams ermöglicht, jede Komponente/Schnittstelle mit dem benötigten Detaillierungsgrad und der erforderlichen Genauigkeit zu modellieren. Die Designdaten des IC-Layouts lassen sich als virtuelles Die-Modell (VDM) darstellen, das auf IC-Ebene alle für das Co-Design und den Optimierungsprozess spezifischen Details enthält.

Das neue Produkt bietet Designern die Möglichkeit, komplexe Elektroniksysteme zu optimieren und dadurch bessere Designs, höhere Chip-Performance und Kosteneffizienz zu erlangen. Xpedition Path Finder nutzt die Layout-Daten von IC- und Leiterplatten-Entwicklungsteams, um die Auswahl und Optimierung von IC-Packages anzuleiten und zu automatisieren.

Cadence Design Systems hat speziell für kritische Herausforderungen bei der Optimierung des Stromverbrauchs seine Lösung namens Voltus IC Power Integrity vorgestellt. Diese ermöglicht eine herausragende Performance und speicher-effiziente Power-Analyse entsprechend den Anforderungen von Chip-Designs der nächsten Generation. Effizienzbeschleunigungen um das Mehrfache sind möglich.

Mit Gerber-, IDF- und Bohrdaten kann man die thermischen Risiken einer Leiterplatte schon vor dem Labortest untersuchen oder ihr ökonomisch-thermisches Potential ausloten. In einer kleinen Artikelserie in lockerer Folge wird der Autor der Frage nachgehen, wie man die thermische Situation beurteilen und berechnen kann.

In einer kleinen Artikelserie in lockerer Folge geht der Autor der Frage nach, wie man die thermische Situation einer Leiterplatte beurteilen und berechnen kann. Teil 1 in Plus 4/2014 auf Seite 724 befasste sich mit der Abschätzung des Temperaturniveaus einer Leiterplatte. In Teil 2 wird gezeigt, dass das Layout bzw. die Kupferlandschaft um eine Wärmequelle entscheidend zu Form und Ausdehnung der Wärmespreizung beiträgt und damit die Wärmeabfuhr beeinflusst.

Teil 3: Strombelastbarkeit von Leiterbahnen
In einer kleinen Artikelserie in lockerer Folge geht der Autor der Frage nach, wie man die thermische Situation einer Leiterplatte beurteilen und berechnen kann. Teil 1 in Plus 4/2014 befasste sich mit der Abschätzung des Temperaturniveaus einer Leiterplatte. In Teil 2 (Plus 5/2014) wurde gezeigt, dass das Layout bzw. die Kupferlandschaft um eine Wärmequelle entscheidend zu Form und Ausdehnung der Wärmespreizung beitragen und damit die Wärmeabfuhr beeinflussen. In Teil 3 geht es darum, was man bei der Dimensionierung von Leiterbahnen aus Sicht ihrer Strombelastbarkeit beachten muss.

Thermodynamisch gesehen ist eine stromdurchflossene
Leiterbahn nichts anderes als eine Wärmequelle, deren (DC-) Heizleistung (in Watt) durch Geometrie und Material sowie durch die Schaltung bestimmt wird. Bekanntermaßen gilt nach Joule für die Wärmeleistung P=R?I². Unter der Strombelastbarkeit versteht man den „maximalen elektrischen Strom, der einen Leiter kontinuierlich durchfließen kann, ohne eine Verschlechterung der elektrischen oder mechanischen Eigenschaften des Produkts  hervorzurufen“

Teil 4: Temperatur und Zeit

Manchmal interessiert den Baugruppenentwickler nicht so sehr der Beharrungszustand der Bauteil- oder Baugruppentemperatur, sondern der zeitliche Ablauf: zum Beispiel der Aufheizvorgang – bis eine Grenztemperatur erreicht ist oder die Peak-Werte in einer Pulsfolge.

Die physikalischen Anteile, die das zeitliche Verhalten bestimmen, sind erst einmal die Massen und die spezifischen Wärmekapazitäten des Layouts (Cu-und FR4-Anteile) und der Bauteile. Das ist für kurze Zeitspannen ausreichend, aber man sieht leicht ein, dass für lange Zeiträume eine weitere Angabe benötigt wird, sonst würde die Temperatur unendlich lange steigen. Die Begrenzung des Temperaturanstiegs wird durch die Wärmeabgabe an die Luft bewirkt und durch den Wärmeübergangskoeffizient ? (siehe [1]) parametrisiert (was in Aussagen über die Transienten leider gerne unterschlagen wird).

Universal Instruments hat sein OptimaPlus Konzept zur Einrichtung kompletter Produktionslinien erweitert und bie- tet damit eine uneingeschränkte Auswahl an Linienkonfigurationen und Leistungsklassen der einzelnen Maschinen sowie an Supportumfang.

Die Hightec MC AG in Lenzburg, hervorgegangen aus der früheren BBC/ABB Thin Film Division, Lenzburg, ist heute eine der führenden Unternehmen in der Herstellung von flexiblen Leiterplatten. Im Zuge einer Neugestaltung der Produktion und Umstellung auf 24''-Substrate wurde nach intensiver Vorbereitungs- und Abklärungsphase ein Leiterplattenautomat bei der ERNE surface AG in Auftrag gegeben. Alle Vorgaben und Wünsche der Hightec MC AG an die Anlage konnten in der Planungsphase in vollem Umfang auf das zum Einsatz kommende Verfahren abgestimmt werden. Die von ERNE surface AG gelie- ferte Anlage wurde vollständig auf 3D-Basis entworfen und konstruiert.

Um die Kupferoberfläche von Leiterplatten zu säubern und anzurauen, werden in der Regel Bürstmaschinen mit Schleifwalzen verwendet. Damit lassen sich zwar Bohrgrate entfernen, eine optimale Haftung des Fotoresists sowie des Lötstopplacks lässt sich jedoch nicht erreichen, da die abgetragenen Strukturen zu grob sind. Dagegen sorgt eine Mikroätzrate von nur 0,3 bis 0,7 µm für homogenen Haftgrund.

In Kooperation mit der factronix GmbH bietet der Berliner Spezialist für lasergeschnittene SMD-Schablonen photocad eine hochwirksame Schablonenreinigunsanlage an. Das Unternehmen hat die Maschine als Vorführgerät ab sofort in seinen Hallen betriebsbereit stehen und gibt seinen Kunden aus der Elektrotechnikbranche so die Möglichkeit, diese in einer Demonstration zu testen. Mit dieser Aktion intensiviert photocad seine Kundenbeziehungen und

Nicht nur Zeit sondern auch Platz ist Geld. Die spezifischen Platzverhältnisse beim Auftraggeber fordern von Anlagenherstellern oft intelligente Lösungen, die über den üblichen Standard hinausgehen.

Der gleichzeitige Einsatz von kleinformatigen Schaltkreisen und diskreten SMT-Bauelementen sowie großen und massereichen Bauelementen auf einer Leiterplatte erfordert die Erweiterung der Prüftechnologie, um auch die THT-Bauelemente und deren Lötverbindungen vollständig prüfen zu können. Nachfolgend wird daher die von der Göpel electronic GmbH, Jena, angebotene Lösung vorgestellt.