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Dienstag, 01 Dezember 2020 13:00

Sintertechnologie – Ein Überblick – Teil 2

von Hans-Jürgen Albrecht
Geschätzte Lesezeit: 17 - 34 Minuten

Im 1. Teil des Übersichtsbeitrags zu Fügeverfahren aus dem Technologiebereich Sintern, die in der Elektronikfertigung eingesetzt werden (PLUS 10[2020, S. 1353 ff), wurde vor allem der Sinterprozess an sich erläutert. Hier in Teil 2 werden erkennbare Trends und technologische Merkmale näher betrachtet und ausgewertet, um die Einflussgrößen auf die Verfahrenstechnik und letztendlich auf die Zuverlässigkeit der hochtemperatur-geeigneten Fügetechnik zu erfassen. Zudem geht es um Technologievarianten.

Part 1 of this overview article on joining processes from the technology area of sintering used in electronics manufacturing (PLUS 10[2020, p. 1353 ff), above all explained the sintering process itself. Part 2 evaluates visible trends and technological features in detail to determine the influencing variables on the process technology and examines the reliability of the joining technology suitable for high temperatures. In addition, it also deals with technology variants.

 

Macro-voids

Biggest voids in solder layers due to wetting issues

Planar micro-voids

Small voids due to inclusions

Shrinkage-voids

Occur during solidification

IMC micro-voids

Occur within intermetallic phases

Tab. 1: Void-Typen in der Lötebene [1]

Technologievarianten

Die folgenden Schwerpunkte sind als Technologievarianten und Einflußgrößen identifiziert:

Directional Solidification of Soldered Power Modules

In [1] wird diese Technologie beschrieben als Verfahren zur Reduzierung der Void-Rate und zur Erhöhung der Zuverlässigkeit durch Anwendung des DSM Verfahrens (Directional Solidification Mechnism). Spezielle Pins kontrollieren den Wärmefluss in der Aufheiz- und Abkühlphase zur signifikanten Reduzierung der ‚Shrinkage‘-Voids in der Lötebene.

 

plus 2020 11 095Abb. 1: Ellingham-Richardsson Diagramm mit standardfreier Energie der Formation von Metalloxiden [6]  

 plus 2020 11 096Abb. 2: Flow Chart für druckbehaftete (a) und druckfreie (b) Sinterprozesse [6] 

Ag sintering

Das Ag-Sintern als Verfahren zur Herstellung von Hochtemperatur-geeigneten Verbindungen Ist in [2, 44, 54, 61, 64, 65, 67, 88] beschrieben. Hier sind die Merkmale der Verbindungsbildung unter den differenzierten technologischen Ansätzen aufgeführt, die entscheidend die Zuverlässigkeit der Verbindungen charakterisieren. Verglichen mit konventionellen Lötverbindungen besitzen die Ag-Sinterverbindungen mehr als die 5-fache thermische und elektrische Leitfähigkeit [6]. Wenn ein Chip mit der Sinterpaste auf dem Substrat fixiert wird, ist die Anzahl der Metallpartikel, die physisch in Kontakt mit den Festkörpern steht von vielen Faktoren abhängig, dem applizierten Druck, der Partikelgrößenverteilung, der Oberflächenrauhigkeit, der Oxidfreiheit der Sinterpartikel [6] sowie der Benetzungscharakteristik der organischen Moleküle in der Sinterpaste. Die Oxidfreiheit (Abb. 1) kann nach [6] kalkuliert werden. Abbildung 2 zeigt einen Flow Chart für die Herstellung druckbehafteter und druckloser Sinterverbindungen [6], deren Unterschiede in der Trocknungsphase und derApplikation der Druckkomponente zu sehen sind.

plus 2020 11 097

plus 2020 11 098Abb. 3: Die Transfer Film und Wafer orientierter Verfahrensablauf [3]

Die Transfer Film

In [3] wird dargestellt, wie durch einen vorgefertigten Die Transfer Film die Verbindungsbildung ohne Sinterpastendruck unterstützt wird (Abb. 3). Der Die Transfer Film wird im Bestückprozess mit dem Die und der Die-Geometrie abgeholt und zur Verbindungsbildung mittels Sintern auf dem Substrat platziert.

Ultrasonic Assisted Sintering

Der Ultraschall-unterstützte Fügeprozess nutzt gezielt den horizontalen oder vertikalen Ultraschsalltransfer zur Stabilisierung der Verbindungsbildung im Sinterpasten-kontrollierten Aufbau. Damit kann die Druckkomponente reduziert werden, führt also zur mechanischen Entlastung des Die im Sinterprozess im Falle druckbehafteter Sinterung.

Laser Assisted Sintering

In [4] wird beschrieben, wie der Prozess beim Draht- oder Bändchenbonden energetisch unterstützt wird, um die Qualität der Verbindungsbildung zu erhöhen.

Infrared Assisted Sintering

Die Herstellung der Sinterverbindung wird für drucklose Sinterverfahren beschrieben [5, 72] und hier durch die gezielte Infrarotstrahlung unterstützt. Unter Anwendung typischer SInterprofile (Abb. 4), wird durch die Überlagerung mit Infrarotstrahlung (Abb. 5) ein druckloses Sintern wirkungsvoll unterstützt. Sintering Prozesse mit Infrarotstrahlung sind schon aus Printed Electronics bekannt.

 plus 2020 11 099Abb. 4: Typisches Sinterprofil [5]

 plus 2020 11 100Abb. 5: IR Sintering Profile [5]

Z. B. Sintern von Ag inks auf RFID Karten, welche als Teil der Telefon- oder Kreditkarten angewandt werden als Kopierschutz oder als Sicherheitsmerkmal in ID Karten. Infrarotlicht ist definiert für Wellenlängen von 0,4 bis 5 µm. IR-Strahlung wird verwendet in der Herstellung elektronischer Schaltungen durch IR Löten oder zur Trocknung von Materialien. Die Infrarotstrahlung ist unterteilt in drei Kategorien, kurz-, mittel- und langwellig. Zum Sintern von Silber ist eine Wellenlänge von 0.78 bis 1.4 µm in Anwendung [5].

plus 2020 11 101Abb. 6: Querschliff einer Sinterverbindung im Konvektionsofen (links) und IR Ofen (rechts) [5]Eine Scherfestigkeit von 10 MPa wurde beobachtet nach 30 min Sinterprozess mit IT Strahlung. Das ist die Minimalscherfestigkeit welche zuverlässige Verbindungen zwischen Chip und Substrat gewährleistet [5]. Abbildung 6 zeigt Fügeebenen von Sinterverbindungen nach Prozessierung im Konvektionsofen und im IR Ofen. Void-freie Grenzflächen wurden nach IR-Prozessierung erreicht.

Die Top System

Das Die Top System zeigt einen Cu-Aufbau auf der Top-Seite des Chips, ist gesintert und der Verbindungspartner der Dick-Cu-Drahtmontage (Abb. 7) [7]. Der gesinterte Cu-Aufbau auf der Top-Seite des Chips ist hier das charakteristische Merkmal des Verbindungsaufbaus zur Erhöhung der Zuverlässigkeit der Power Module. Abbildung 8 zeigt den schematischen Prozessflow der Die Top Technologie.

Cu Sintering

Eine sehr umfangreiche Beschreibung der Cu-Sintertechnologie, die unter Waserstoffatmosphäre durchgeführt wird, ist in [8, 32, 40, 42, 45, 46, 48, 63, 64, 66, 108, 111] enthalten. Hier wird das Cu-Sintern druckbehaftet und drucklos beschrieben (siehe auch Teil 1). Wie in Teil 1 tabellarisch aufgeführt werden die Trocknungszeit der Cu-Sinterpaste, der Sinterdruck und die Sinterzeit variiert. Der wesentliche Unterschied zum Ag-Sintern besteht in der angewandten Sinterratmosphäre. Das Cu-Sintern erfolgt unter Wasserstoffatmosphäre, um Passivschichten zu reduzieren. Mit dem Cu-Sintern ist eine edelmetallfreie Verbindungstechnik gegeben.

Nachfolgend werden TLP- und SlID-Bonding als Alternative für die Herstellung von Hochtemperatur-geeigneten Verbindungen für die Leistungselektronik, wie in der Einleitung formuliert, erläutert.

plus 2020 11 102Abb. 7: Die Top System [7]

TLP Bonding

Eine ausführliche Beschreibung des TLP (Transient Liquid Phase Bonding) ist in [9, 10] gegeben. TLP Bonding mit Cu/Sn oder Ag/Sn Multilayers ist verifiziert als Verbindungsmethode für Hochtemperatur-Power Elektronik. Ag und Sn layers, mit einem Gehalt von 72 vol. % Silver sind erforderlich. Die isotherme Erstarrung oberhalb des Schmelzpunktes von Sn resultiert in Ag3Sn Phasen. Die isotherme Erstarrung oberhalb des Schmelzpunktes von Sn liefert die Ag3Sn-phase welche bis 480 °C stabil ist. Um die Oxidation im Bondprozess zu vermeiden kann der Prozess unter Vakuum durchgeführt werden. Ein Bond-Druck von 5 MPa ist für eine gute Grenzflächenqualität empfohlen.

plus 2020 11 103Abb. 8: Prozessflow der Die Top Technologie [7]

Cu-Invar-Cu Komposit-Material als Core-Material für spezielle Leiterplatten ist gut bekannt. Das Invar-Core ist beidseitig mit Cu beschichtet mit einer totalen Dicke von 150 μm. Das Schichtverhältnis beträgt 12.5/75/12.5 vol. % mit einem 112.5 μm Core mit 2 x 18.75 μm Cu. Der geringere CTE-Wert ist bekannt und vorteilhaft in Richtung Zuverlässigkeit. Transient Liquid Phase bonding mit Ag/Sn ist eine der vorteilhaften Lösungen.

 

 plus 2020 11 104Abb. 9: Electroplated Ag/Sn Multilayer auf Cu-Invar-Cu für das TLP-Bonding [9]

 plus 2020 11 105Abb 10: Schematische Darstellung eines embedded power module. IGBT ist auf einem Cu-Substrat befestigt und in einer PCB eingebettet [96]

 

Für die Kombination Cu/Sn ist die Anwendung auf DCB-Substraten mit einem speziellen Layer-Stack von Cu und Sn anwendbar. Das unterstüzt die Transformation der Lötverbindung zur stabileren Cu3Sn Phase. Optimierte Cu/Sn Layer-Stacks gestalten die Verbindung mehr zuverlässig durch die TLP Bondung (TLPB) mit gebildeten intermetallischen Phasen für die dauerhafte Lötverbindung. Generell kann die Performance der Verbindung durch die TLPB erhöht warden. Der Prozess ist gut in industriellle Lötanlagen als Standardprozess zu implementieren. Es werden Verbindungen mit einer Applikation oberhalb 300 °C möglich.

 

 plus 2020 11 106Abb 11: PCB Embedding von WBG Halbleitern [97]

 plus 2020 11 107Abb 12: Querschnitt eines Demonstratormoduls [98]

 

SLID Bonding

In [11, 28, 29, 62] ist die Verfahrensbeschreibung enthalten. Au/Sn SLID Bonding (Solid Liquid Interdiffusion) ist speziell für Harsh Environment Applikationen entwickelt. Solid-Liquid Interdiffusion (SLID) Bonding ist eine Technik basierend auf binären oder ternären (Au-In-Bi) Systemen die hochtemperaturstabile, intermetallische Phasen bei moderaten bonding Temperaturen bilden [18]. Cu|Sn [12–14] und Au|Sn [15–17] sind die meist untersuchten SLID Systeme mit Prozesstemperaturen von 232 °C und 278 °C, und mit intermetallischen Phasen mit Schmelztemperaturen von 700 °C und 500 °C. Die moderaten Bondingtemperaturen des SLID Verfahrens ermöglichen auch die Verbindungstechnik für thermisch sensitive Fügeteile. Das Aufheizen von RT auf 250 °C und das Aufrechterhalten der Temperatur für einige Minuten führt zur Ausheizung der Luftfeuchte und garantiert das Aufrechterhalten der Temperatur für eine gleichmäßige Temperaturverteilung. Die Verbindung erfolgt durch Festkörperdiffusion und nachfolgend zum Wachstum der intermetallischen Phasen [13].

Embedded Power Electronics

In [52] wird das 3D Embedding beschrieben. Resultierend aus den steigenden Forderungen der Miniaturisierung von Leistungsmodulen und das die Verlustleistung signifikant ansteigt, wird das thermische Management schwierig. Ein Weg zur Umgehung dieser Tatsache ist das PCB embedding der Halbleiter [78, 79, 81, 92, 93, 96, 97, 98, 112]. Eine schematische Darstellung aus [96] zeigt die Integrationsstruktur der Embeddingtechnologie. Das PCB embedding bietet folgende Vorteile [98, 99]:

a. Embedding reduziert das Modulvolumen signifikant, kein Package ist erforderlich

b. Die Miniaturisierung reduziert Parasitäten (Widerstand, Induktivität)

c. Eine verbesserte thermische Impedanz durch Dick-Cu Substrate für die Wärmespreizung; Herstellung auf Panel Level reduziert Produktionskosten.

plus 2020 11 108Abb 13: Querschliff eines gesinterten Halbleiters auf Leiterplatte mit optimierten Sinterparametern (3.8MPa, 210s, 200oC) [100]Die Power Halbleiter werden als Bare Die mit den Cu-Leitern auf der Top-Seite gesintert. Das finale Modul ist hergestellt durch simultane Sinterung mit einer Ag-Paste für die elektrischen Kontakte und einem FR4 Prepreg für den mechanischen Support. Weiterentwickelte Sinterpasten erlauben die Reduzierung der Prozesstemperatur (Abb. 13) und des Prozessdruckes. Neue hochtemperaturstabile Harze des Leiterplattenmaterials mit Tg-Werten von ca. 200 °C sichern auch die thermische Performance.

Additive Manufacturing of Power Electronics

In [95] wird die Technologievariante vorgestellt. Plasmaspraying ermöglicht das Beschichten von Materialkombinationen mit der hinterlegten Prozess-Sequenz. Hier liegt eine Variante der Substratmetallisierung für den Sinterprozess vor.

Direct Pressed Die Technology

Die DPD Technologie (direct pressed die technology) ist die Kombination von doppelseitig gesinterten Dies mit einem direkten Drucksystem on Top auf jedem Leistungshalbleiter [26, 80]. Silicon Elastomere besitzen spezielle Eigenschaften wie Hoch- und Tieftemperaturstabilität (-40°C bis 200°C) über eine lange Zeit, exzellentes elektrisches Verhalten sowie eine Durchbruchfeldstärke von 23 kV/mm, CTI Werte von 600 und erfüllen additive Anforderungen an die Kompressionsstabilität bis 200 °C. In [94] ist der prinzipielle Aufbau dargestellt (Abb. 14).

plus 2020 11 109Abb. 14: Prinzipielles Design der DPD Technologie [94]

Diese Module bestehen aus Substraten, Dies und einem Drucksystem und können multivalent appliziert werden. Diese Technologie kann die Anforderungen an die Leistung und thermische Zyklenstabilität von Leistungsmodulen bis zu den erforderlichen Werten der neuen Applikation erfüllen. Das Konfidenzlevel für die DPD Technologie beträgt 200 000 Powerzyklen mit deltaT = 110K (IEC 60749-34) [94].

Wafer Level 3D Power Integration

Wafer Level3D Power Integration ist ein neuer Pfad in Richtung Power Systeme. Z. B. im EU Projekt ENIAC JU ‚Enhanced Power Pilot Line (EPPL)‘ werden neue Strukturen von Wafer Level Bauelementen entwickelt und untersucht, um in Si Interposer lateral Power Bauelemente zu integrieren. 3D-Integration wird an Bedeutung gewinnen, so wie die Technologie in Smartphones Einzug gehalten hat. 3D-Integration liefert kurze Kontakte mit geringen parasitären Effekten und verbessert die Energieeffizienz durch innovative Lösungen. Die steigenden Anforderungen an die Performance, die Zuverlässigkeit und die Kosteneffektivität von elektrischen Power Systemen können durch die Entwicklung der integrierten Systeme und Module erreicht werden. Basierend auf einer Co-Integration von Halbleiterbauelementen und WBG-Strukturen mit integrationsfähigen Merkmalen können standardisierte Grenzflächen, produktionsfähige Prozesse und die Applikationsbreite erreicht werden. Die hohen Ströme, notwendig für die Applikation, erfordern elektrische Widerstände zwischen den Transistoren und zwar so klein wie möglich. Weiterhin muss die Distanz zwischen dem Treiber und den Power Bauelementen reduziert werden, um die höchste Switching Frequenz zu erreichen. Die globale Architektur von Modulen ist in [20, 21, 74] beschrieben.

 

 plus 2020 11 110Abb. 15: Schematische Si-Interposer Technologie [30]

 plus 2020 11 111Abb. 16: Querschliff integrierte Modulstruktur [30]

 plus 2020 11 112Abb. 17: SEM Abbildung einer Cu-Nanopartikel Schicht nach dem Sinterprozess mit 43 % Porosität [74]

 

Metallpasten basierend auf Nanopartikeln [74] bieten die Möglichkeit beim Sintern die Temperatur signifikant im Vergleich zu den Bulk-Materialien zu reduzieren [16]. Die Reduktion der Sintertemperatur mit der verringerten Partikelgröße ist mit einer Vergößerung der Oberflächenenergie verbunden. Nano-Cu Pasten bieten den Vorteil der Low-Temperaturprozesse mit der Kombination variabler Chip-Metallisierungen.

Die Wafer Level 3D-Technologie liefert einen wirkungsvollen Pfad für integrierte Power Systeme [83]. Im EU-Projekt EPPL wurden neue Typen von Modulen auf Si-Interposer-Basis entwickelt und untersucht.

Bond Buffer

Die Technologie wird in [22, 23, 27, 38, 39] vorgestellt. Die Top System Technologie [24, 25, 37] ist artverwandt.

Substrate

Die am häufigsten eingesetzten Matarialien sind keramische Werkstoffe Al2O3, AlN, Si3N4, GaN und LTCC (Tabellen 2 und 3). Si3N4 ist für Multilayer-Substrate eingesetzt und kombiniert eine hohe Fracture Thoughness mit hoher thermischer Leitfähigkeit [110]. Die Keramik ist nicht Oxid-basierend und geeignet für Layer Stacks. Der komplette Layer Stack des Substrates wird in einem Brazing Step hergestellt. Si3N4 kann aufgrund des mechanischen Designs die erforderliche Anzahl von thermischen Zyklen überstehen. Weiterhin kann die Durchbiegung reduziert werden, was für den Die Attach besonders wichtig ist. Die Durchbiegung des Substrates ist das Resultat der unterschiedlichen Ausdehnungskoeffizienten der keramischen Schichten und der Kupferschichten. Der Mismatch der CTE-Werte verursacht mechanischen Stress im Substrat [31]. Durch die erforderliche Abkühlperformance und dem Hot Spot Management ist Si3N4 das bevorzugte Konzept für Si3N4-AMB (Active Metal Brazing) [78].

Property

Unit

Al2O3

AlN

Si3N4

Thermal Conductivity

W/(m·K)

20–30

70–250

60–90

Dielectric Strength

kV/mm

>12

>14

>14

Relative Dielectric Constant at 20 °C

9–10

8–9

7–9

Tab. 2: Eigenschaften keramischer Substrate [89]

 

Material

Density (kg/m3)

CTE (K)

Thermal Conductivity (W/mK)

Young´s Modulus (GPa)

Poisson´s Ratio

GaN

6100

5,6 x 10-6

110

181

0,352

Ag Paste

6294

19 x 10-6

430

12,9

0,1

SAC305

7400

23,5 x 10-6

64,2

54,2

0,35

Sn Ag Sb Cu

7300

24 x 10-6

41,6

46,2

0,3

Au

19 300

14 x 10-6

320

78

0,3

Cu

8300

16,5 x 10-6

401

110

0,34

Si3N4

3270

3,2 x 10-6

80

310

0,24

Tab. 3: Material-Eigenschaften von GaN/DBC Die Attach Modulen [91] 


Als organische Substrate kommen weiterhing hoch Tg Prepregs zur Anwendung wie in [34, 35] beschrieben. Die generellen Vorteile werden für das PCB-Embedding in [34, 35] diskutiert. Die Glass Transition Temperatur ist ebenfalls essentiell weil der CTE-Wert stark abhängig von dem Temperaturbereich nach dem Tg-Wert ist. Z. B. wurde in [90] ein Harz entwickelt, das einen Tg-Wert von 270 °C hat.

Es sind auch Kombinationen von FR4 und AlN [41], bekannt und Si3N4 Substrate gesintert auf AlSiC Baseplates [47, 49].

IMS-Substrate [55, 56] und Cu Leadframe-Materialien sind darüberhinaus auch als Substrate im Einsatz [58], ebenso wie LTCC als Substratmaterial [59, 60, 78]. Silber-Sintering auf keramischen Carriern ist in der Massenproduktion eingesetzt. Das Sintern auf Standard-Leiterplatten ist eine Nischenanwendung. Hochtemperatur-Multilayer Leiterplatten sind in der Entwicklung beziehungsweise in ersten Applikationen zu sehen [92].

In [34, 92, 93] wird ein Lösungsweg für das PCB-Embedding (Heterogeneous Integration of a Power SiP) vorgestellt (Abb. 18). In [126] ist ein Power System in Package basierend auf IMS Substraten beschrieben.

 plus 2020 11 115Abb. 18: GaN InPM. PCB Embedded / IMS integrierter Link und Treiber [93]

 plus 2020 11 116Abb. 19: Querschliff durch eine Organik-freie Ag-Schicht [68

Plasma Coating

Organik-freie Schichten werden durch die PLD Technik (Plasma basierte Beschichtungsmethode) auf Substraten abgeschieden. Die Oberflächen werden mittels Zitronensäure, Aceton und Ethanol gereinigt, um die Verunreinigungen vor der Plasmabeschichtung zu entfernen. Der ultraschnelle Laser ablatiert das Ag-Target und beschichtet das Substrat. Die Dicke der abgeschiedenen Ag-Schicht wird durch den kontrollierten PLD Prozess bestimmt.

Nach dem PLD Prozess wird die Organik-freie Ag-Schicht gesintert und bildet die Struktur wie in Abbildung 19 gezeigt. Im Vergleich mit pastenbasierter Sintertechnik ist die Sinterschicht dichter und besitzt gute Grenzflächeneigenschaften. Die Porosität der gesinterten organikfreien Schichten beträgt rund 16 %. Die geringere Porosität verbessert die elektrische und thermische Leitfähigkeit.

Die Publikation [71] untersucht die Wechselwirkung einer Cu Grenzfläche, hergestellt durch additive Metallisierung, auf Keramiksubstraten durch den Plasmacoat-Prozess und die Verbindungsbildung in einem pressureless Sinterprozess. Diese Methode zeigt das Potential einer Cu-Metallisierung auf Halbleitern, um den Cu-Bondingprozess auf Funktionswerkstoffen zu realisieren [71].

Stacked Ceramics/Modules

Zwei stacked Substrate, AlN basierter Stack auf DCB Substraten und Si3N4 basierter Stack auf AMB Substraten, werden in [102, 103] vorgestellt. Querschliffe dieser Stacks sind in Abbildung 20 dargestellt.

 

 plus 2020 11 117Abb. 20: SEM Abbildungen der beiden Samples a) Sample A, b) Sample B. Die Cu gefüllten Vias sind gleichfalls erkennbar [102]

 plus 2020 11 118Abb. 21: Querschliffe von Vias in DBC nach dem Dispensen und Sintern a) b) Silberpaste; c) d) Cu-Paste [104]

Im Falle von Si3N4 basierten stacked AMB Substraten wurde kein Abheben der Cu-Schicht beobachtet. TCT -55/+195 liefert bis 3000 Zyklen stabile Verbindungen. es wurden jedoch Cracks an den Ecken der Keramik erkannt. Die verfahrenstechnischen Möglichkeiten von Vias in DBC werden in [104] charakterisiert.

plus 2020 11 119Abb. 22: Technologische Varianten des LTCC embedding bis hin zum Full LTC Package [106]

In Ergänzung zu den beschriebenen stacked Varianten wird in [106] der materialspezifische Ansatz eines LTCC-embeddings vorgestellt.

Electrochemical Corrosion

Die korrosive Stabilität/Instabilität wird in [105] vorgestellt. Tabelle 4 gibt einen Überblick über die korrosiven Eigenschaften von DCB Aufbauten im Vergleich mit IMS und AMB Substraten und verdeutlicht u. a. die Gefahr der Dendritenbildung, die zum Ausfall der Module führen können.

Power Cycling

plus 2020 11 120Abb. 23: Full LTCC Package für Junction Temperatuen bis 400 °C [106]Die Leistungsverluste in Power Modulen induzieren vertikale und horizontale Temperaturgradienten in dem Layerstack zwischen dem WBG-Halbleiter und der Kühlung, was mechanischen Stress in den Schichten und der Verbindungsebene generiert [115]. Dieser Stress verursacht Alterungsvorgänge und kumulative Schädigungen und führt zu Fehlern im Leistungsmodul. Hier sind insbesondere die materialspezifischen Unterschiede im CTE-Wert verantwortlich für Lebensdauereinschränkungen in der Applikation. Das würde andersherum bedeuten, das Schichtsysteme mit vergleichbaren CTE-Werten keinen mechanischen Stress unter Funktionsbedingungen generieren. Unter Beachtung der vertikalen und horizontalen Temperaturgradienten wird aber auch hier mechanischer Stress zu erwarten sein. Diese Temperaturgradienten zusammen mit den unterschiedlichen Verlusten als Funktion der Zeit machen es nicht möglich, ein Power Modul ohne Limitierungen in der Lebensdauer zu entwerfen. In Abhängigkeit von der thermo-mechanischen Spannung sind die definierten Operating Conditions ein Baustein der Power Module.

Eine Erweiterung des Temperaturbereiches erfordert einen Anstieg der Lebendauer unter den Bedingungen des thermo-mechanischen Stresses [75]. Aktive Power Zyklentests erlauben die Lebensdauervorhersage von Power Modulen unter thermomechanischem Stress resultierend aus den applikationsspezifischen Beanspruchungen [75]. Abhängig von den Testparametern des Power Cycling, wie Pulsdauer, Leistungslevel, deltaT, ton und toff und Kühlungsbedingungen werden eine Vielzahl von Fehlern und Degradationsmechanismen während der Zyklen wirksam und beeinflussen den thermo-mechanischen Stress vom Halbleiter bis zur Kühlgrenzfläche [77, 101, 115].

plus 2020 11 122Abb. 24: Einfluss von deltaTjmax und Tm auf die Lotermüdung und Al Drahtbonddegradation [122]Der Fortschritt in der Entwicklung von Lebensdauermodellen für die Interpretation der Limitierung der Lebenszyklen von Power Modulen unter thermo-mechanischem Stress zeigt, dass die komplette Dokumentation der Test-Bedingungen und der berücksichtigten Power Module essentiell für die Entwicklung und den Vergleich der Powerzyklenergebnisse ist.

Die Methodik des Power Cycling ist in [120, 123, 124], aber insbesondere in [121] und [122, 125] beschrieben. Abbildung 24 zeigt den Einfluss von deltaTjmax und der Temperatur Tm, hier exemplarisch für Lötverbindungen und Al-Drahtbonds. Abbildung 25 zeigt Ergebnisse des Cu-Sinterns im Vergleich mit Pb-haltigen Loten in der Anzahl der Zyklen bis EOL (end of Live). Dargestellt ist die erreichbare Anzahl fehlerfreier Zyklen im Vergleich von Pb-haltigen Loten und der Cu-Sinterverbindung.

In Ergänzung zu Abbildung 25 beschreibt [53] mehr als 1 Million Powerzyklen bei einer Temperaturdifferenz von DTj =110K, bis es zum Bruch der DCB-Grenzfläche zur Sinterverbindung kam, einen Anstieg des thermischen Widerstandes und final zu Fehlern führte [53]. In [114, 125] wird die Kombination des Power Cycling mit der FEM-Methode diskutiert, um die Prognostik mit den experimentellen Ergebnissen zu vergleichen.

 

 

Substrate technology

Insulating dielectric material

Metali-zation

Coating of the metallization

Optional dendritic growth and time for different fluids

Tap water

Deionized water

Di water with H2SO4

Di water with HCI

1

DBC

AIN

Cu

Yes
> 11 min

Yes
> 5 min

Yes
> 3 min

Yes
> 1 min

2

DBC

Al2O3

Cu

Yes
> 10 min

Yes
> 5 min

Yes
~ 1 min

Yes
~ 1 min

3

DBC

 

Cu

Ag

Yes
> 1 min

Yes
> 3 min

Yes
~ 1 min

Yes
> 1 min

4

DBC

Al2O3

Cu

Ag

Yes
> 4 min

Yes

Yes
~ 1 min

Yes
~ 1 min

5

DBC

 

Cu

Au

No

No

Yes

No

6

AlSi soldered

Al2O3

Al

Ni

No

No

No, but surface corrosion

No, but surface corrosion

7

IMS

Al2O3 filled epoxy

Cu

Ag

Yes

Yes

Yes
~ 1 min

Yes
~ 1 min

8

DBA direct casting

AlN

Al

Ni

No, but surface corrosion

No, but surface corrosion

No, but surface corrosion

No, but surface corrosion

9

AMB CuAgTi solder

Si3N4

Cu

Ni

No, but surface corrosion

No

Yes
> 4 min

Yes
> 2 min

Tab. 4: Power Elektronik Modulträger [DCB, IMS, DBA, AMB) und Korrosionsergebnisse nach Beaufschlagung mit unterschiedlichen Fluids [105] 

H3TRB Test

In [73] wird der H3TRB Test mit dem THB [Temperatur, Humidity, Bias) verglichen. Der Vorteil des H3TRB Tests verglichen mit dem THB Test ist die Verwendung höherer Spannungen. Beide Tests promoten Ladungen oder Ionenbewegung, unterstützen die Detektion von Instabilitäten in Abhängigkeit der Prozessvariation oder fehlerhafter Designvarianten. Jedoch werden durch Anwendung höherer Spannungen im H3TRB Test Korrosionsmechanismen beschleunigt durch elektrochemische Mechanismen, die eine dominante Rolle unter Feldbedingungen im Vergleich zu den klassischen Effekten von Ladungen oder Ionenbewegung spielen.

 

 plus 2020 11 123Abb. 25: Anzahl fehlerfreier Zyklen im Vergleich Pb Lote und Cu-Sintertechnik [125]. Zuverlässigkeit begrenzt durch Drahtbonden und den Anschluss der oberen Elektrode

 plus 2020 11 124Abb. 26: Thermische Zyklen in Abhängigkeit von delta Tc [127]

 

Unter den Bedingungen hoher elektrischer Felder und ausreichender Luftfeuchte reagieren Ionen auf der Chip-Oberfläche, die elektrochemische Korrosion verursachen können. Weiterhin liefert die Anwendung hoher Testspannungen mehr realistische Lebensdauerabschätzungen. Die Testspannung liegt im Bereich späterer Operating Conditions. In [50] wird der H3TRB Test zur Lebensdauerabschätzung für 30 Jahre verwendet.

Encapsulation

Mold Compounds [36] mit Tg größer als 174 °C werden vorgestellt. In [109] werden Resin-basierende Epoxy-Systeme mit Tg zwischen 180 und 210 °C und CTE-Werten von 16 ppm/K vorgestellt, die insbesondere unter Harsh Environment zum Einsatz kommen. [127] berichtet über Mold Compounds mit Tg größer als Tj bei CTE-Werten von 16 ppm/K und hoher Adhäsionskraft (SLC). Abbildung 26 zeigt die Abhängigkeit der fehlerfreien Anzahl von Power-Zyklen von dem delta Tc. Tieftemperaturen von -70°C werden ohne maßgebliche Degradation erreicht, da die Resin-Basis kein Kritallisationseffekte aufweist [127]. Das Warpage ist näherungsweise vernachlässigbar.

plus 2020 11 125Abb. 27: Ergebnisse Modul Warpage abhängig vom CTE-Wert [86][86] beschreibt Mold Compounds mit höheren Tg- and angepasstem CTE-Werten (Abb. 24) um hohe Zuverlässigkeitswerte [114] zu errreichen. Abbildung 27 zeigt die Abhängigkeit des Warpage vom CTE-Wert des entwickelten Mold Compound. Ein niedriges Warpage-Level ist förderlich, stabile Grenzflächen Chip-Substrat und Mold Compound-Modul zu garantieren und den Widerstand näherungsweise stabil zu halten.

Die Weiterentwicklung keramischer Umhüllmaterialien und -technologien wird in [128, 129] beschrieben (Abb. 28). Der Schwerpunkt liegt in der Anpassung der CTE-Werte zum Minimieren der mechanischen Spannung im Gesamtverbund.

In [129] werden Molding-Materialien als Lösungen für GaN Power Devices beschrieben. Neben dem CTE-Angleich an die CTE-Werte der WBG-Materialien, wird die hohe thermische Stabilität, die hohe thermische Leitfähigkeit und der hohe Korrosionswiderstand hervorgehoben.

FEM for Power Electronics

Der Einsatz der FEM-Modellierung wird u. a. zum Vergleich der experimentellen Ergebnisse des Power Cycle Test mit den Material- und Designabhängigkeit-Modulaufbauten benutzt [57, 82, 85, 107, 114, 117, 119, 125]. Weiterhin dienen die FEM-Ergebnisse der Abschätzung von elastischen und plastischen Deformationen in der Fügeteilebene, hier insbesondere dem Bereich des Die-Attach. In [131] wird hierzu die Void-Ausbildung in Abhängigkeit der Prozessparameter simuliert. Die Abhängigkeit der Temperaturverteilung in Ag-gesinterten Cu-Substraten vom Sinterdruck wird in [132] ermittelt.

plus 2020 11 126Abb. 28: Schematischer Aufbau eines konventionellen Power Module mit TMC (Thermal Mass Circuit) [128]

Die neuen Fehlermechanismen ereignen sich in Abhängigkeit der mechanischen Materialcharakteristik wie der E-Modul, der CTE-Wert und die Geometrie aller Komponenten im Modulverbund. Weiterhin lassen sich die üblichen Verformungen des Dies und der Substrate ermitteln, die für einen sicheren lateralen Verbund unumgänglich sind. Gerade die Warpage-Ergebnisse sind hier Bestandteil der thermisch abhängigen Stabilitäten/Instabilitäten im Modulverbund.

plus 2020 11 127Abb. 29: Out-of-Plane Deformation eines gesinterten IGBT bei 25 °C und 250 °C [84]Abbildung 29 zeigt die Warpageergebnisse eines IGBT bei RT und bei 250 °C. Auffallend ist der Übergang von der konvexen in die konkave Verformung, die erstens den Die-Attach bei höheren Temperaturen zu Grenzflächeninstabilitäten führt und zweitens eine Bruchgefahr des Halbleiter darstellt. Die Energiedichten, die u. a. bei der FE-Analyse bestimmt werden, dienen der Abschätzung der Fracture Thoughness als Bruchindikator in den Materialien und den Grenzflächen.

Tests Sinter Interconnects

In Teil 1 sind die international applizierten Temperaturwechseltests aufgeführt. Temperaturwechsel z. B. zwischen -40/+250 °C zeigen die Bedeutung der Entwicklung von Funktionswerkstoffen auf.

Industry Standard Tests-Reliability

Bisher sind Standards zum Zuverlässigkeitstest nicht vorhanden, aber dringend notwendig, um die Ergebnisse passiver (Temperaturzyklentest) und aktiver (Power Zykeltest) Zyklentests vergleichen zu können. Ein Vorschlag zur Standardisierung wurde in [130] vorgestellt und dient der thermischen Charakterisierung des Rth-Wertes im Modulverbund (Abb. 30). Ein SIC Mikroheizerchip wurde entwickelt.

Die vorgeschlagenen Messbedingungen definieren die Zuverlässigkeit, die Reproduzierbarkeit und haben eine hohe Auflösung. Die vorgeschlagene Methode hat eine Standardabweichung von 0,01K/W.

plus 2020 11 128Abb. 30: Experimentelle Konfiguration zur Ermittlung des Rth-Wertes [130]

Zusammenfassung

plus 2020 11 129Abb. 31: SiC Mikroheizer verbessert die Genauigkeit des Rth-Wertes [130] In dem zweiteiligen Artikel ,Sintertechnologie – Ein Überblick‘ wird versucht, die technologischen Merkmale der Sintertechnologie aus der Sicht der Literatur aufzuarbeiten, um hier den Trend der applikativen Merkmale zu erfassen und zu beschreiben. Sichtbar wird die Bandbreite der Einflussgrößen und der Variablen um die höchstmögliche Zuverlässigkeit der Hochtemperatur-geeigneten Verbindungen zu gewährleisten. Neben der Ag-Sintertechnolgie wird die Cu-Sintertechnologie als applikativ gleichwertig beschrieben und gewährleistet im Falle der Cu-Sintertechnologie auch einen edelmetallfreien Verbindungsprozess.

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Weitere Informationen

  • Ausgabe: 11
  • Jahr: 2020
  • Autoren: Hans-Jürgen Albrecht, TU Dresden, IAVT; Dirk Busse, Alexander Dahlbüdding, beide budatec GmbH, Berlin

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