12. PCB-Designer-Tag mit Fokus auf High Speed

Reinhold-Würth-Hochschule in Künzelsau

Realisierung des eigenen Designs verfolgen

Mit ‚Mein Design in der Produktion' bekamen beim 12. PCB-Designer-Tag erstmals Teilnehmer die Möglichkeit, Designdaten einzureichen und ihr eigenes Design live in der Produktion zu sehen. Die dazu notwendigen Eckdaten wurden den Interessenten vorab zum Downloaden zur Verfügung gestellt. Das Design wurde in einem Nutzen integriert. Dessen Produktionsprozess konnte bei der Werksführung bei Würth in Niedernhall verfolgt werden. Zum Abschluss erhielten die Teilnehmer die mit ihrem Design produzierte Leiterplatte ausgehändigt.

Highspeed- und Impedanzlabor - Besichtigung und Demo

Der Designertag startete bereits am Nachmittag des Vortags mit einem Besuch des Research & Innovation-Centers an der Reinhold-Würth-Hochschule in Künzelsau. Dort wurde in Kleingruppen das Highspeed- und Impedanzlabor besichtigt und in kurzen Präsentationen die Theorie erläutert, auf denen die vorgestellte Messtechnik basiert.

Hermann Reischer, Polar Instruments GmbH, Nussdorf am Attersee, Österreich, stellte das neue Dämpfungsmesssystem für Leiterplatten ATLAS VNA vor. Es ist speziell dafür entwickelt worden, um Leiterplattenherstellern genaue und wiederholbare Messungen der Eigenwerte-Dämpfung nach Delta-L 4.0 in der Produktionsumgebung zu ermöglichen. Das System besteht aus der ATLAS VNA Software, dem Vektor-Netzwerkanalysator Anritsu ShockLine MS46524B sowie den erforderlichen Präzisionskabeln und speziellen Prüfspitzen für die sichere Kontaktierung des Prüflings. Die Delta-L-Testmethode ist konform zu IPC TM650 2.5.5.12 und nutzt den Vergleich zwischen einer kurzen und einer langen Leitung. Hermann Reischer erklärte die besonderen Eigenschaften und den Messablauf mit dem System. Neben der Dämpfung von Signalen mit Frequenzen bis zu 43GHz können damit die Eigenwert-Unsicherheit, die S21-Parameter der Leitungen, der Phasengang und die effektive Permittivität der Prüflinge gemessen werden. Bei Würth Elektronik befindet sich das europaweit einzige ATLAS VNA System. Dieses wird als neue Dienstleistung auch zu Messungen für Dritte angeboten.

Andreas Dreher, Würth Elektronik, erläuterte zum „HIGH.speed: Design for Manufacturing“, worin sich die verschiedenen Materialien bei HF-/HS-Anwendungen unterscheiden. Für sehr hohe Frequenzen bzw. sehr schnelle Signalanstiegszeiten ist anstelle konventioneller Materialien (FR4) Megtron 6 besser geeignet. Zudem sind das Layout und der Lagenaufbau wichtige Einflussfaktoren für die Leitungseigenschaften, da diese beim Leiterbildaufbau die lokale Stromdichte und damit die resultierende Kupferdicke beeinflussen. Deshalb ist eine gleichmäßige Kupferverteilung auf den Lagen anzustreben und sollten kritische Signale auf die Innenlagen gelegt werden.

Michael Matthes, Würth Elektronik, informierte über den ‚WEdesign'-Layout-Service. Die von Würth Elektronik angebotene Dienstleistung startet mit dem Schaltplan oder auch nur mit Stück- und Netzliste und bietet umfangreiche Ressourcen für schnelle Lösungen bei Engpasssituationen. Aktuell sind ca. 60 Layouter in Indien für WE tätig, die bereits seit 2014 den indischen Markt bedienen. Layouter/Designer und AV/CAM haben direkten Kontakt und können sich bei Fragen eng abstimmen, was im HS- und HF-Bereich sehr wichtig ist. Durch die Nutzung bekannter und bewährter Technologien und Lagenaufbauten steigen die Zuverlässigkeit und Qualität der Leiterplatten und Baugruppen und können verbesserte Toleranzen erzielt werden. Für alle gängigen Technologien (Multilayer, Starrflex, Highspeed, Highpower, HF, usw.) erfolgt eine fertigungsoptimierte Layouterstellung basierend auf WE-Designregeln. Dazu werden die EDA-Tools Allegro/OrCAD, Altium Designer, Siemens (Mentor) Xpedition, PADS Standard Plus und Professional eingesetzt. Begleitende Analysen und Simulationen erfolgen mit HyperLynx SI/PI/Thermal, Ansys Icepak und den Polar Tools SI9000e-Speedstack, Quicksolver und Coupon Generator. Und auch die mechanische Konstruktion mit Solidworks wird angeboten, was anhand von Beispielen verdeutlicht wurde. Die Designmöglichkeiten der EDA-Tools wurden anhand von additiven Lötstoppmasken mit mehreren Höhenstufen sowie anhand von mäanderförmig gestalteten Leiterstrukturen für dehnbare Substrate aufgezeigt.

Während der Pausen konnte die Ausstellung im Showroom zum Networking genutzt werden. Danach gab es eine Führung durch die Leiterplattenfertigung von Würth Elektronik in Niedernhall. Entsprechend des Produktionsprozessablaufs wurden nacheinander die Linien von der Innenlagenfertigung bis hin zur Endkontrolle besichtigt, wobei jeweils auf die qualitätssichernden Maßnahmen und Prüfungen eingegangen wurde. Dabei erfolgten auch eine Demonstration des Auftrags der digitalen Lötstoppmaske mit einem Inkjetsystem sowie ein Blick in den Leitstand.

Auf dem Leitstand wird die aktuelle Situation der gesamten Fertigung online visualisiert, so dass anhand dieser Daten alles überwacht und gelenkt werden kann. Dazu treffen sich die Verantwortlichen dort zweimal täglich für etwa eine Viertelstunde, um sich abzustimmen. Zudem finden sich an allen Linien sogenannte QOOL-Info-Monitore, auf denen die jeweiligen Kennzahlen und weitere Daten, u. a. zum 6S-Status online angezeigt werden, so dass alle Bescheid wissen.

Leiterplattenwerk von Würth Elektronik in Niedernhall

Weitere Informationen von der Werksführung waren, dass WE im Werk als einzige Endoberfläche ENIG aufbringt und dass die Programme für die elektrischen Testsysteme in Indien erstellt werden. Da der Aufwand für die Testadaptererstellung und -pflege sehr groß ist und die Stückzahlen aufgrund der technischen Entwicklungen immer kleiner werden, hat WE beschlossen, nur noch Fingertester einzusetzen und die anderen Systeme, d. h. die Paralleltester auslaufen zulassen. Weitere Investitionen in Fingertester sind geplant.

Etliche Teilnehmer hatten erstmals die Gelegenheit, ein Leiterplattenwerk zu besichtigen und zeigten sich von der Vielzahl und Größe der Anlagen sehr beeindruckt.

Später diente das Business Dinner zum intensiven Networking und zum Austausch zwischen den Experten. Denn es gab noch etliche Detailfragen in kleiner Runde abzuklären.

Themen von CAM über den HS-Leitfaden und die HS-Designpraxis bis hin zu LP für GHz-Anwendungen

Der nächste Tag startete mit der offiziellen Eröffnung des 12. PCB-Designer-Tags. FED-Vorstandsmitglied Erika Reel begrüßte die über hundert Teilnehmer und bedankte sich beim Gastgeber Würth Elektronik für die gute Zusammenarbeit. Danach begrüßte Daniel Klein, Geschäftsführer der WE-CBT, die Gäste. Er bedankte sich beim FED für die gute Kooperation und informierte über die Region Hohenlohe. Anschließend übernahm FED-Beirat Markus Biener, Zollner Elektronik, die Moderation. Er informierte kurz über das Angebot des FED und ging dabei auf den PCB-Design-Award ein, für den man sich noch bis Ende Mai bewerben kann. Danach folgten die Fachvorträge.

Welten treffen aufeinander

Matthias Hohenstein, Würth Elektronik, Teamleitung CAM, beschrieb ausgehend von den Top-Stoppgründen und den Datenformaten die Situation und betrachtete dabei die Konsequenzen der unterschiedlichen Datenangaben und Interpretationen zu Aspect-Ratio, kleinen BGA-Rastermaßen, Lötflächen bei BGA-Pads, Impedanzstrukturen, Back-Drilling, offenen DK-Bohrungen, Starrflex-Übergang und homogener Kupferverteilung sowie Kennzeichnungen. Durch Einhalten von Designregeln sowie eindeutigen und klaren Vorgaben können Stopps bei der CAM-Bearbeitung vermieden werden. Zudem sind Abklärungen im Vorfeld hilfreich. Matthias Hohenstein erläuterte jeweils, was WE bevorzugt und wie WE die Vorgaben standardmäßig umsetzt. Er bat, die Parameter nach der Abklärung in herstellerspezifische Designregeln zu übernehmen, um ständige Rückfragen zu vermeiden. Das Beachten dieser Punkte sowie der Design Rules/Design Guides für die von WE angebotenen LP-Technologien, die sich auf der Website www.we-online.com finden, unterstützt die schnellere Bearbeitung, das Einhalten der vereinbarten Lieferzeit und die Sicherstellung der Qualität – eine Win-Win-Situation für alle.

Neuer FED High-Speed-Leitfaden

Rainer Thüringer, TH-Mittelhessen, stellte den neuen Leitfaden vor, der im FED-Arbeitskreis Highspeed von Profis für Einsteiger erstellt worden ist. Er soll Leiterplattendesignern bzw. -layoutern mit einigen Jahren Berufserfahrung den Einstieg in sogenannte High-Speed-Designs erleichtern. Der Leitfaden ist ursprünglich zur Veröffentlichung in der FED-Reihe Band des Wissens (BdW) geplant worden. Er soll nun aber in Kürze online zur Verfügung gestellt werden, so dass er parallel zum Tagesgeschäft nutzbar ist und zwar komplementär zum FED Dreitagesseminar High-Speed-Design. Auf insgesamt 90 Seiten werden Fachbegriffe und Besonderheiten erklärt und erforderliche Layout-Maßnahmen beispielhaft dargestellt und begründet:

• Was muss im Vorfeld beachtet werden?
• Welche Art von Leiterplatte wird benötigt?
• Wie werden HS-Signale übertragen?
• Was muss dazu beachtet werden, z. B. bei Steckverbindungen?

Unter anderem wird auf folgende Merkmale Impedanz-kontrollierter Multilayer eingegangen:

• Lagenaufbau und Microstrip/Stripline
• Rückstromweg, Leitungsführung und -terminierung
• Busverdrahtungen/-topologien (Gleichlängen differentieller Leitungen, Mäanderformen, lose/feste Kopplung)
• Impuls-Stromversorgung (PDN) mit Potentiallagenpaaren und Kondensatoren
• Schirmlagen und Crosstalk
• Signaldämpfung, tan delta und Materialauswahl

Rainer Thüringer verdeutlichte die Inhalte an Beispielen und beschrieb dabei die dahinterstehende Physik der Ausbreitung elektromagnetischer Wellen anschaulich durch den Vergleich mit Wasserwellen. Im Leitfaden wird zudem auf das Concurrent Driven Design und auf High-Speed-Tools eingegangen.

Highspeed-Design in der Praxis

Georg Scheuermann, TQ-Systems, zeigte auf, was Highspeed-Design in der Praxis an Herausforderungen mit sich bringt und erklärte anhand von zahlreichen Beispielen, wie man die Anforderungen erfolgreich auf die Leiterplatte bekommt. Dabei ging er auf Folgendes ein:

• Signaldämpfung und Wahl des Leiterplattenmaterials
• Vermeidung von Impedanzsprüngen
• Minimierung der Stichleitungslängen an Vias
• Längenabgleich DDR
• Bezugslagenwechsel
• Längenabgleich differentieller Signale unter Berücksichtigung des Mindestabstands (lichter Abstand), um Ätzprobleme zu vermeiden
• Optimierung der Steckerbelegung, denn schnelle Signale sollten immer einen GND-Pin benachbart haben
• Impedanzberechnungen.

So darf die Dämpfung für 100 Gbit Ethernet Signale vom Prozessor bis zum SFP Connector maximal 7,3 dB betragen. Dieses Verlustbudget beinhaltet die Dämpfung des Schaltbilds auf der Leiterplatte (Vias, Leiterstrukturen) und die Dämpfung der Steckverbinder. Um möglichst viel Verlustbudget zur Verfügung zu stellen, fiel bei einem Basisboard die Wahl auf das verlustarme Material Megtron 6. Zudem müssen beim Design Impedanzsprünge vermieden werden. Das kann z. B. durch Freistellen von Bezugssensoren unter den Bauteilen erfolgen, wofür die Faustregel gilt, dass eine Freistellung zu empfehlen ist, wenn die Bauteilpads deutlich breiter als die Leiter sind.

Das neue Delta-L 4.0 Messverfahren zur Materialqualifizierung

Hermann Reischer, Polar Instruments, informierte über Leiterplatten für GHz-Anwendungen und stellte das neue Delta-L 4.0 Messverfahren zur Materialqualifizierung vor. Immer anspruchsvollere Designs und Übertragungsfrequenzen im GHz-Bereich fordern die exakte Kenntnis der LP-Materialeigenschaften. Bei Frequenzen über 3 GHz muss berücksichtigt werden, dass die Leitungen auf der Leiterplatte verlustbehaftet sind, d. h. die Impedanz muss definiert und die maximale Dämpfung muss kontrolliert werden. Die Dämpfung ist abhängig von Leitungslänge und -querschnitt, vom Verlustfaktor tan delta des Basismaterials und von der Kupferrauheit. Die dielektrischen Verluste sowie die Kupferrauheit haben wesentlichen Einfluss auf die Signalintegrität. Hermann Reischer erläuterte dazu die Formel für die Impedanz der verlustbehafteten Übertragungsleitung. Mit der neuen Delta-L 4.0 Messmethode steht der Leiterplattenindustrie erstmals ein produktionstaugliches Prüfmittel zur Verfügung, um Materialien bis 43 GHz zu qualifizieren. Sie basiert auf der Intel Delta-L Methode. Zum Messen werden ein Vektor-Netzwerkanalysator (VNA) und spezielle Probes für die Coupon-Kontaktierung verwendet. Hermann Reischer erläuterte die Besonderheiten, darunter den speziell gestalteten Footprint zur Messung und das De-Embedding über Leitungslängendifferenz. Dazu erfolgt zuerst eine Messung an einem langen Leitungsstück mit definierter Länge und anschließend eine Messung an einem kurzen Leitungsstück mit definierter Länge.

Nachmittags gab es zum Abschluss eine Führung durch die moderne Leiterplattenfertigung von Würth Elektronik in Niedernhall mit Begegnung von ‚Mein Design in der Produktion'.

Referenten des 12. PCB-Designer-Tags