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Freitag, 19 August 2022 12:00

Leiterplatte auf dem Weg zum All-in-One Package

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Geschätzte Lesezeit: 4 - 7 Minuten

Die Bayerische Gesellschaft für Innovation und Wissenstransfer mbH (Bayern Innovativ) hat nach der coronabedingten Absage 2021 in diesem Jahr zum 17. Mal das Kooperationsforum Leiterplattentechnologie veranstaltet. In der Stadthalle Erding wurden aktuelle Themen und technologische Trends der Branche erörtert sowie Anwendungsbeispiele aus der Praxis vorgestellt.

Die offizielle Begrüßung der etwa 120 Teilnehmer und Einführung erfolgte wie in den Vorjahren durch Jürgen Frickinger, Bayern Innovativ GmbH, Nürnberg. Dabei stellte er seine Organisation und deren vielfältige Aktivitäten vor. Vor der Vorstellung der Agenda stellte er im Hinblick auf die nächste Veranstaltung an alle die Frage: „Welche thematischen Schwerpunkte sollen beim nächsten Leiterplatten-Forum adressiert werden?“

Status und vielversprechender Ausblick

Hans Joachim Friedrichkeit, PCB-Network, Maulburg, begann seinen Blick voraus mit Daten der deutschen Leiterplattenproduktion. Nachdem diese über viele Jahre kontinuierlich geringer geworden war, ist sie aufgrund der eingeschränkten Lieferungen aus Asien 2021 erstmals wieder gewachsen. Die nun im Gange befindliche Deglobalisierung wird sich weiter auswirken. Große Wachstumsmärkte für Leiterplattenanwendungen sind IC-Substrate und die Automobiltechnik. Friedrichkeit legte dar, was die Treiber sind und wie sich diese in den nächsten Jahren entwickeln (E-Fahrzeuge mit bis zu 1000 km Reichweite, Autonomes Fahren/ADAS Stufe 4, Matrix- und Laserscheinwerfer).

Jürgen FrickingerJürgen Frickinger

Hans Joachim FriedrichkeitHans Joachim Friedrichkeit

Sven JohannsenSven Johannsen

Danach betrachtete er den Halbleitermarkt. Die größten Hersteller sitzen in Asien, viele amerikanische sind fabless. Weltweit werden weitere Fabs gebaut – im Kampf um die Versorgungssicherheit insbesondere in USA und Europa. 2022 ist Baubeginn von 29 Fabs. Die gesamte Halbleiterlieferkette ist Veränderungen unterworfen – auch das Packaging, wo System in Package- und System on Chip-Lösungen zunehmend im Kommen sind. Die v. a. für High-Performance-CPUs/GPUs benötigten ABF-Substrate sind aufgrund der sprunghaften Bedarfszunahme voraussichtlich noch mehrere Jahre nicht ausreichend verfügbar. AT&S wird auf seinem Weg zum All-in-One Package seine Fertigungskapazitäten für ABF-Substrate deutlich ausbauen und damit noch kleinere Strukturen (L/S bis 2µm in 2025) ermöglichen.

Pierre LohrberPierre Lohrber

Leon HaaseLeon Haase

Johann HacklJohann Hackl

Miniaturisierung mit ultradünnen Basismaterialien

Dass man mit ultradünnen Basismaterialien die PCB-Miniaturisierung auf das nächste Level bringen kann, zeigte Sven Johannsen, Dyconex, Bassersdorf (CH), auf. Dazu verglich er Basismaterialien auf Epoxid-Glasgewebe mit den gewebelosen und dünneren ABF (Ajinomoto Filme) sowie Aufbauten mit dünnem und dickeren Kernen. Letztere sind starrer und eignen sich gut für Aufbauten mit Ajinomoto Filmen, die für die Miniaturisierung sowie für HF/HS-Signale vorteilhafte Eigenschaften aufweisen.

Durchgehende Vias beanspruchen bei diesen Aufbauten allerdings mehr Platz. Im Semiadditiv- oder Additiyprozess lassen sich damit dank der dünneren Keimschicht (ohne Basiskupfer) kleinere Leiterbildstrukturen realisieren. Johannsen zeigte Beispiele so realisierter Leiterstrukturen mit L/S von 5µm. Die Lötstoppmaske muss angepasst werden; dünne Lötstoppmasken wie auf Flexprodukten sind geeignet. Bei Packaging-Anwendungen sind aufgrund der kleinen Strukturen zudem neue Lösungen für die Oberflächenveredelung gefragt wie z. B. Solder on Pad (SOP). Anhand zweier Anwendungsbeispiele (6-Lagenaufbau für Hörgeräte und 6-Lagenaufbau für Flipchip-Interposer) verdeutlichte er den aktuellen Stand der Technik und die Herausforderungen.

Vor der Mittagspause gab es eine Pitch Session der Ausstellenden, bei der Repräsentanten von GulTech, KSG, Notion Systems, PCB Arts, Polar Instruments, Rogers und Varioprint über ihr Unternehmen und dessen Angebot informierten.

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Digitale Lötstoppmaske

Zu den neuen additiven Fertigungsverfahren für die Leiterplatte gehört die s.mask. Pierre Lohrber, Fela GmbH, Villingen Schwenningen, verdeutlichte, dass die s.mask die digitale, additive Revolution der Lötstoppbarriere ist. Dazu verglich er die Anzahl der Prozessschritte und die Ergebnisse sowie Möglichkeiten der s.mask mit konventionellen per Vorhanggießen aufgebrachten Lötstoppmasken. Vorteile der s.mask sind: weniger Prozessschritte, gezielte Applizierung/aufgrund des nicht vollflächigen Auftrags weniger Materialverbrauch, unterschiedliche Schichtstärken auf einer Leiterplatte realisierbar, bessere Kantenüberdeckung und Füllung von Zwischenräumen, Serialisierung/Individualisierung durch Drucken von Nummern und/oder Codes.

Nachdem der s.mask Prozess im Laborstadium seine Stärken bewiesen hat, wird er nun in die Serienproduktion überführt. Pierre Lohrber zählte die damit verbundenen Herausforderungen auf: U. a. können fehlerhafte oder falsch kalibrierte Düsen zu ungewollter Leiterbildbenetzung führen und besteht eine erhöhte Empfindlichkeit der s.mask für Kratzer unter Temperatureinfluss. Das Verfahren setzt neue Maßstäbe, ist nachhaltig und vor allem ressourcenschonend.

Andreas FolgeAndreas Folge

Thomas GottwaldThomas Gottwald

Lars BöttcherLars Böttcher

Hochstrom- und Wärmemanagement

Wie das Hochstrom- und Wärmemanagement mit FR4-Leiterplatten realisiert werden kann, erläuterte Johann Hackl, KSG Austria GmbH, Gars am Kamp (A). Die unterschiedlichen Möglichkeiten verdeutlichte er anhand eines Vergleichs der von KSG angebotenen Technologien für Hochstromleiterplatten – das sind Dickkupfer-, Iceberg-Technik und HSMtec/Einbetten von Kupferteilen. Ausgehend vom Aufbauprinzip wurde die Performance bezüglich folgender Eigenschaften bewertet:

  • hohe Ströme und sehr hohe Ströme bis über 150A
  • Wärmespreizung ohne Kühlkörper
  • Wärmeableitung durch das Material zum Kühlkörper
  • Designfreiheit
  • Kombinationsmöglichkeit von Hochstrom und Feinstrukturierung
  • Realisierung verschiedener Leiterquerschnitte
  • Weiterverarbeitbarkeit (Bestücken, Löten) und 3D-Fähigkeit

Danach ging er auf den Einfluss der Umgebungstemperatur und des Lagenaufbaus sowie des Designs auf die Stromtragfähigkeit ein und nannte u. a. als Richtwert, dass pro 25K über 20°C/Raumtemperatur die Strombelastbarkeit eines Leiters auf einer Leiterplatte um 5% abnimmt. Johann Hackl verwies auf die Richtlinie IPC-2152 sowie auf den Online Hochstromkalkulator. Etliche Praxisbeispiele dienten zur Lösungsbetrachtung für das Wärmemanagement und für LED-Anwendungen sowie dem Kosten-Nutzen-Vergleich der Technologien.

Laminate für 5G

Über Laminate für Hightech-Anforderungen am Beispiel 5G informierte Andreas Folge, Consultant Nan Ya Plastics Corporation, Bonn. Er startete mit einer allgemeinen Einführung in das Thema 5G und verdeutlichte dabei, was die mit 5G verbundenen Produktanforderungen für die Basismaterialindustrie bedeuten. Für die Millimeter-Wellen werden besonders verlustarme Materialien benötigt. Harz, Kupferfolie und Glasgewebe müssen entsprechend ausgelegt werden: Das Harz mit möglichst geringer Polarität, die Kupferfolie mit geringerer Rauigkeit und einer Mikrostruktur mit wenigen Korngrenzen und das Glasgewebe mit niedriger Dielektrizitätskonstante und gespreizt (möglichst gleichmäßig). Nan Ya macht als einziger Basismaterialhersteller alles selbst und bietet auf dieser Basis ein Portfolio, das auch die 5G-Anforderungen abdeckt. Andreas Folge stellte entsprechende (für 5G ausgewählte) Produktlösungen von Nan Ya vor. In den nächsten Jahren wird ein weiteres Wachstum des 5G-Marktes verbunden mit einem zunehmenden Bedarf entsprechender Basismaterialien erwartet, weshalb Nan Ya hier weiter kräftig investiert.

SMD-Embedding

Leon Haase, Würth Elektronik GmbH & Co. KG, Niedernhall, informierte über die von seiner Firma angebotenen Technologien für das SMD-Embedding in Serie. Diese sind:

  • Microvia.embedding: Nacktchips und spezielle Widerstände und Kondensatoren werden auf Innenlagen oder Cu-Folien montiert und der elektrische Kontakt mittels Microvias realisiert. Die Technologie eignet sich für höchste Zuverlässigkeit und Großserien. Probleme bereitet die Verfügbarkeit der Bauteile.
  • Solder.embedding: SMD werden auf Innenlagen gelötet und so auch der elektrische Kontakt realisiert. Die Technologie eignet sich für hohe Zuverlässigkeit und für Klein-, Mittel- und Großserien. Vorteile sind, dass keine speziellen Bauelemente nötig sind und bestehende Prozesse genutzt werden.
  • Flip-Chip.embedding: Gebumpte Nacktchips werden auf Innenlagen montiert und der elektrische Kontakt durch ICA (Leitkleben) realisiert. Die Technologie eignet sich für hohe Zuverlässigkeit und für Klein-, Mittel- und Großserien.

Leon Haase erläuterte den SMD-Embedding-Prozess im Detail und gab dabei auch Hinweise zum Design. So wird beispielsweise immer ein Lötstopprahmen um jedes Montagepad auf der Innenlage benötigt.

Embedding von Leistungsmodulen

Wie das Power Semiconductor embedding für individuelle Leistungsmodule mit höchster Effizienz realisiert werden kann, beschrieb Thomas Gottwald, Schweizer Electronic AG, Schramberg, am Beispiel der p² Pack-Technologie, deren Massenproduktion in diesem Jahr gestartet wird. Die Embedding-Technologie für leistungselektronische Bauelemente hat zusätzlich zur Miniaturisierung viele Vorteile. Dazu gehören höhere Effizienz, geringere Verluste, höhere Zuverlässigkeit und verbesserte Wärmeableitung. Dafür benötigt werden allerdings Halbleiter mit Kupferanschlüssen sowie Eignung zum Silbersintern oder Diffusionslöten sowie für eine hohe Ausbeute 100% Known Good Devices. Nachdem er den Aufbau und die resultierenden Eigenschaften des Smart p² Packs (MOSFET-Einbettung) beschrieben hatte, präsentierte Thomas Gottwald Beispiele mit ersten Daten für das in Entwicklung befindliche High Voltage p² Pack und das Ceramic p² Pack.

Hochvolt-Leistungsmodule mit SiC-Halbleitern

Nach einem detaillierten Überblick über die für Leistungsmodule von verschiedenen Herstellern verfügbaren Embedding-Technologien und dem Angebot seines Instituts hierzu informierte Lars Böttcher, Fraunhofer IZM, Berlin, über die Strategien zur Realisierung von Hochvolt-Leistungsmodulen mit eingebetteten SiC-Halbleitern. Dabei ging er auf die Aufbaukonzepte mit unterschiedlichen Isolatormaterialien, die Metallisierungen der Halbleiteranschlüsse, die Realisierung der Wärmeableitung (100W/Chip) und des elektrischen Designs mit möglichst geringer Induktion sowie die Auswahl der Leiterplattenmaterialien ein. Lars Böttcher beschrieb weiterhin den Prozessablauf sowie die Aktivitäten und bisherigen Ergebnisse der BMBF-Projekte ‚SiCModul' und ‚SiCEffizient'. Danach informierte er über das AiF-Projekt ‚3D Leistungselektronik' zur Integration von Treiber und Logik und das zugehörige Demonstratorkonzept mit der Idee einen monolithischen Block mit allen Funktionen zu realisieren. Die hochinformative Veranstaltung endete mit einem Get-together.

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