Designoptimierung von IC-Layouts

Die Designoptimierung geschieht durch die automatische Implementierung von ‚Calibre Correct-by-Construction' Layout-Änderungen in einem frühen Stadium des IC-Design- und Verifikationsprozesses.

Das Calibre DesignEnhancer-Tool ist das jüngste in einer Reihe von ‚Shift-Left'-Tools für die Calibre-nm-Platform zur physikalischen Verifikation von ICs. Das ermöglicht die Verbesserung von kundenspezifischen und digitalen Designs und die physikalische Verifikation. Sie optimiert Designs schnell und präzise, um Probleme mit Spannungsabfällen (IR) und Elektromigration (EM) zu reduzieren oder zu beseitigen. Durch automatisierte Layout-Optimierung während der Design- und Implementierungsphasen hilft das Calibre DesignEnhancer-Tool, DRC-korrekte (design rule checking) Designs schneller zum Tape-out zu bringen und die Zuverlässigkeit der Schaltungen zu verbessern.

Das DesignEnhancer-Tool lässt sich mit allen wichtigen Design- und Implementierungsumgebungen über Industrieschnittstellen integrieren. Es sind Kits für alle führenden Foundries erhältlich. Sie unterstützen Designs von 130 bis 2 nm.